利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

7 条记录 (耗时 0.011 秒)

    INTEGRATION OF RESISTORS AND CAPACITORS IN CHARGE TRAP MEMORY DEVICE FABRICATION
    1.
    发明申请
    INTEGRATION OF RESISTORS AND CAPACITORS IN CHARGE TRAP MEMORY DEVICE FABRICATION 有权
    电容跟踪存储器件制造中的电阻和电容器的集成

    公开(公告)号：US20110248333A1

    公开(公告)日：2011-10-13

    申请号：US13132312

    申请日：2008-12-30

    申请人： Umberto M. Meotto ,  Paolo Tessariol

    发明人： Umberto M. Meotto ,  Paolo Tessariol

    IPC分类号： H01L29/792 ,  H01L21/02

    CPC分类号： H01L27/115 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11568 ,  H01L27/11573

    摘要： A semiconductor device structure and method to form the same. The semiconductor device structure includes a non-volatile charge trap memory device and a resistor or capacitor. A dielectric layer of a charge trap dielectric stack of the memory device is patterned to expose a portion of a first conductive layer peripheral to the memory device. A second conductive layer formed over the dielectric layer and on the exposed portion of the first conductive layer is patterned to form resistor or capacitor contacts and capacitor plates.

    摘要翻译： 一种半导体器件结构及其形成方法。 半导体器件结构包括非易失性电荷陷阱存储器件和电阻器或电容器。 图案化存储器件的电荷陷阱电介质堆叠的电介质层以暴露存储器件外围的第一导电层的一部分。 形成在电介质层上和第一导电层的暴露部分上的第二导电层被图案化以形成电阻器或电容器触点和电容器板。

    Integration of resistors and capacitors in charge trap memory device fabrication
    2.
    发明授权
    Integration of resistors and capacitors in charge trap memory device fabrication 有权
    在电荷陷阱存储器件制造中集成电阻和电容器

    公开(公告)号：US08772905B2

    公开(公告)日：2014-07-08

    申请号：US13132312

    申请日：2008-12-30

    申请人： Umberto M. Meotto ,  Paolo Tessariol

    发明人： Umberto M. Meotto ,  Paolo Tessariol

    IPC分类号： H01L21/00

    CPC分类号： H01L27/115 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11568 ,  H01L27/11573

    摘要： A semiconductor device structure and method to form the same. The semiconductor device structure includes a non-volatile charge trap memory device and a resistor or capacitor. A dielectric layer of a charge trap dielectric stack of the memory device is patterned to expose a portion of a first conductive layer peripheral to the memory device. A second conductive layer formed over the dielectric layer and on the exposed portion of the first conductive layer is patterned to form resistor or capacitor contacts and capacitor plates.

    摘要翻译： 一种半导体器件结构及其形成方法。 半导体器件结构包括非易失性电荷陷阱存储器件和电阻器或电容器。 图案化存储器件的电荷陷阱电介质堆叠的电介质层以暴露存储器件外围的第一导电层的一部分。 形成在电介质层上和第一导电层的暴露部分上的第二导电层被图案化以形成电阻器或电容器触点和电容器板。

    Forming Resistive Random Access Memories Together With Fuse Arrays
    5.
    发明申请
    Forming Resistive Random Access Memories Together With Fuse Arrays 有权
    与保险丝阵列一起形成电阻随机存取存储器

    公开(公告)号：US20120032136A1

    公开(公告)日：2012-02-09

    申请号：US12849864

    申请日：2010-08-04

    申请人： Andrea Redaelli ,  Agostino Pirevano ,  Umberto M. Meotto ,  Giorgio Servalli

    发明人： Andrea Redaelli ,  Agostino Pirevano ,  Umberto M. Meotto ,  Giorgio Servalli

    IPC分类号： H01L45/00 ,  H01L21/82

    CPC分类号： H01L45/06 ,  H01L23/5256 ,  H01L27/2445 ,  H01L27/2463 ,  H01L45/12 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16 ,  H01L45/1675 ,  H01L45/1683

    摘要： A resistive random access memory array may be formed on the same substrate with a fuse array. The random access memory and the fuse array may use the same active material. For example, both the fuse array and the memory array may use a chalcogenide material as the active switching material. The main array may use a pattern of perpendicular sets of trench isolations and the fuse array may only use one set of parallel trench isolations. As a result, the fuse array may have a conductive line extending continuously between adjacent trench isolations. In some embodiments, this continuous line may reduce the resistance of the conductive path through the fuses.

    摘要翻译： 可以在具有熔丝阵列的同一基板上形成电阻随机存取存储器阵列。 随机存取存储器和熔丝阵列可以使用相同的活性材料。 例如，熔丝阵列和存储器阵列都可以使用硫族化物材料作为有源开关材料。 主阵列可以使用垂直组沟槽隔离的图案，并且熔丝阵列可以仅使用一组平行沟槽隔离。 结果，熔丝阵列可以具有在相邻沟槽隔离之间连续延伸的导电线。 在一些实施例中，该连续线可以减小通过保险丝的导电路径的电阻。