公开(公告)号：US20110271333A1

公开(公告)日：2011-11-03

申请号：US13040259

申请日：2011-03-03

申请人： Vladimir Oksman ,  Pramod Pandey ,  Joon Bae Kim

发明人： Vladimir Oksman ,  Pramod Pandey ,  Joon Bae Kim

IPC分类号： G06F15/173 ,  G06F21/00

CPC分类号： H04L63/08 ,  G06F21/31 ,  H04L29/12801 ,  H04L61/6004

摘要： In at least one implementation a method includes receiving an identifier associated with a device, entering the identifier into a network controller device, inviting the device associated with the identifier to join a network, admitting the device associated with the identifier to the network, sending the device associated with the identifier a name of the network, and confirming that the device has joined the network as a device recognized by the network controller device.

摘要翻译： 在至少一个实现中，一种方法包括接收与设备相关联的标识符，将标识符输入到网络控制器设备中，邀请与标识符相关联的设备加入网络，将与该标识符相关联的设备接纳到网络，发送 与所述标识符相关联的设备，所述网络的名称，并且确认所述设备已经作为由所述网络控制器设备识别的设备加入所述网络。

公开(公告)号：US08578458B2

公开(公告)日：2013-11-05

申请号：US13040259

申请日：2011-03-03

申请人： Vladimir Oksman ,  Pramod Pandey ,  Joon Bae Kim

发明人： Vladimir Oksman ,  Pramod Pandey ,  Joon Bae Kim

IPC分类号： H04L29/06

CPC分类号： H04L63/08 ,  G06F21/31 ,  H04L29/12801 ,  H04L61/6004

摘要： In at least one implementation a method includes receiving an identifier associated with a device, entering the identifier into a network controller device, inviting the device associated with the identifier to join a network, admitting the device associated with the identifier to the network, sending the device associated with the identifier a name of the network, and confirming that the device has joined the network as a device recognized by the network controller device.

摘要翻译： 在至少一个实现中，一种方法包括接收与设备相关联的标识符，将标识符输入到网络控制器设备中，邀请与标识符相关联的设备加入网络，将与该标识符相关联的设备接纳到网络，发送 与所述标识符相关联的设备，所述网络的名称，并且确认所述设备已经作为由所述网络控制器设备识别的设备加入所述网络。

公开(公告)号：US20120246331A1

公开(公告)日：2012-09-27

申请号：US12985299

申请日：2011-01-05

申请人： Peter Heller ,  Pramod Pandey ,  Richard Gross

发明人： Peter Heller ,  Pramod Pandey ,  Richard Gross

IPC分类号： G06F15/16

CPC分类号： H04L12/2836 ,  H04B3/542 ,  H04B2203/5408 ,  H04L12/2832 ,  H04L12/2838 ,  H04L2012/285

摘要： A Home Network and Multimode Modem are provided for coupling devices of different standards/protocols for transmitting/receiving data over the Home Network. The modem is configured to transmit/receive data in both a first mode and a second mode. The first mode provides a first standard/protocol for Home Networking for transmitting and/or receiving data between devices of the Home Network and the second mode provides a second standard/protocol for Home Networking for transmitting/receiving data between devices of the Home Network. A controller dynamically switches the modem between the first and second modes.

摘要翻译： 家庭网络和多模式调制解调器用于耦合不同标准/协议的设备，用于通过家庭网络发送/接收数据。 调制解调器被配置为在第一模式和第二模式中发送/接收数据。 第一模式为家庭网络提供用于在家庭网络的设备之间发送和/或接收数据的第一标准/协议，并且第二模式为家庭网络提供用于在家庭网络的设备之间发送/接收数据的第二标准/协议。 控制器在第一和第二模式之间动态切换调制解调器。

公开(公告)号：US20050265358A1

公开(公告)日：2005-12-01

申请号：US10526811

申请日：2002-09-06

申请人： Shridhar Mishra ,  Pramod Pandey

发明人： Shridhar Mishra ,  Pramod Pandey

IPC分类号： H04L12/751 ,  H04L12/775 ,  H04L12/931 ,  H04L12/56

CPC分类号： H04L45/583 ,  H04L45/02 ,  H04L49/201 ,  H04L49/351

摘要： A plurality of data switches such as Ethernet switches 1, 2, 3, 5 are connected to each other using their ports for receiving and transmitting packets. A given one of the switches 5 operates as a master switch, which transmits instructions to the other switches 1, 2, 3 as command packets, and receives responses back from them as response packets. The slave switches 1, 2, 3 are connected pairwise. The command packets pass through the network until they reach a slave switch 1, 2, 3 to implement them, and the response 10 packets pass through the network to the master switch 5.

摘要翻译： 诸如以太网交换机1,2,3之间的多个数据交换机使用其用于接收和发送分组的端口彼此连接。 一个开关5中的一个作为主开关操作，其将指令作为命令分组发送到其他交换机1,2,3，并作为响应分组从其接收响应。 从交换机1,2,3是成对连接的。 命令分组通过网络直到到达从交换机1,2,3来实现它们，并且响应10分组通过网络传递到主交换机5。

公开(公告)号：US20070065557A1

公开(公告)日：2007-03-22

申请号：US11522979

申请日：2006-09-19

申请人： Pramod Pandey ,  Julia Guerrero ,  Margaret Ciaston

发明人： Pramod Pandey ,  Julia Guerrero ,  Margaret Ciaston

IPC分类号： A23L1/09

CPC分类号： A23L33/20 ,  A23L7/126 ,  A23L29/25

摘要： The present invention relates to non sweet food binder composition. Particularly, the food binder composition can be used in the preparation of savory snack bars, savory nutritional bars, or in savory food products used as snack or meal replacement, containing varied levels of protein, fiber, minerals, vitamins and other bioactive substances or nutritional supplements.

摘要翻译： 本发明涉及非甜食品粘合剂组合物。 特别地，食品粘合剂组合物可以用于制备美味小吃店，美味营养棒，或用作零食或膳食替代品的美味食品，其含有不同水平的蛋白质，纤维，矿物质，维生素和其它生物活性物质或营养 补品。

公开(公告)号：US20060164988A1

公开(公告)日：2006-07-27

申请号：US10526886

申请日：2002-09-06

申请人： Shridhar Mishra ,  Pramod Pandey ,  Guruprasad Ardhanari

发明人： Shridhar Mishra ,  Pramod Pandey ,  Guruprasad Ardhanari

IPC分类号： H04J1/16

CPC分类号： H04L47/10 ,  H04L47/20 ,  H04L47/215 ,  H04L49/351 ,  H04L49/503

摘要： A Ethernet switch 1 includes a monitoring unit 9 for policing the amount of traffic on each of a plurality of flows or groups of flows. The monitoring unit has a memory, implemented in hardware as a RAM memory, having a section of each of the flows or groups of flows, and acting as a token bucket for those flows or group of flows.

公开(公告)号：US20050235111A1

公开(公告)日：2005-10-20

申请号：US10523517

申请日：2002-08-05

申请人： Taro Kamiko ,  Pramod Pandey

发明人： Taro Kamiko ,  Pramod Pandey

IPC分类号： G06F12/00 ,  G06F12/06 ,  G06F12/08

CPC分类号： G06F12/0638 ,  G06F12/0802

摘要： A CPU 3 having a processor 1 and an internal data cache 7 IS operated in combination with a dummy interface 13 which simulates the existence of an external memory 17 having the same address space as the cache memory 7 but which does not store data written to it. In this way, a conventional CPU can be operated without read/write access to an external memory in respect of at least part of its memory address space, and therefore with a higher performance resulting from faster memory access and reduced external memory requirements. The CPU 3 may be one of a set of CPU chips 20, 21 in a data processing system, one or more of those chips 20 optionally having read/write access to an external memory 23.

摘要翻译： 具有处理器1和内部数据高速缓冲存储器7的CPU 3与虚拟接口13组合操作，该虚拟接口模拟存在与高速缓冲存储器7相同的地址空间的外部存储器17，但不存储写入其中的数据 。 以这种方式，传统的CPU可以相对于其存储器地址空间的至少一部分而无需对外部存储器的读/写访问，因此具有由于更快的存储器访问和减少的外部存储器要求而导致的更高的性能。 CPU 3可以是数据处理系统中的一组CPU芯片20,21中的一个，这些芯片20中的一个或多个可选地具有对外部存储器23的读/写访问。

公开(公告)号：US07676631B2

公开(公告)日：2010-03-09

申请号：US10523517

申请日：2002-08-05

申请人： Taro Kamiko ,  Pramod Pandey

发明人： Taro Kamiko ,  Pramod Pandey

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0638 ,  G06F12/0802

摘要： A CPU 3 having a processor 1 and an internal data cache 7 IS operated in combination with a dummy interface 13 which simulates the existence of an external memory 17 having the same address space as the cache memory 7 but which does not store data written to it. In this way, a conventional CPU can be operated without read/write access to an external memory in respect of at least part of its memory address space, and therefore with a higher performance resulting from faster memory access and reduced external memory requirements. The CPU 3 may be one of a set of CPU chips 20, 21 in a data processing system, one or more of those chips 20 optionally having read/write access to an external memory 23.

摘要翻译： 具有处理器1和内部数据高速缓冲存储器7的CPU 3与虚拟接口13组合操作，该虚拟接口模拟存在与高速缓冲存储器7相同的地址空间的外部存储器17，但不存储写入其中的数据 。 以这种方式，传统的CPU可以相对于其存储器地址空间的至少一部分而无需对外部存储器的读/写访问，因此具有由于更快的存储器访问和减少的外部存储器要求而导致的更高的性能。 CPU 3可以是数据处理系统中的一组CPU芯片20,21中的一个，这些芯片20中的一个或多个可选地具有对外部存储器23的读/写访问。

公开(公告)号：US07217794B2

公开(公告)日：2007-05-15

申请号：US10817248

申请日：2004-04-02

申请人： Sherin S. Abdel-Meguid ,  Robert E. Babine ,  Hongfeng Deng ,  Lei Jin ,  Jian Lin ,  Scott R. Magee ,  Harold V. Meyers ,  Pramod Pandey ,  Michael J. Rynkiewicz ,  David T. Weaver ,  Zihong Gho ,  Thomas D. Bannister

发明人： Sherin S. Abdel-Meguid ,  Robert E. Babine ,  Hongfeng Deng ,  Lei Jin ,  Jian Lin ,  Scott R. Magee ,  Harold V. Meyers ,  Pramod Pandey ,  Michael J. Rynkiewicz ,  David T. Weaver ,  Zihong Gho ,  Thomas D. Bannister

IPC分类号： C07K14/745 ,  C07K1/00 ,  C07K14/00

CPC分类号： C07K5/06078 ,  A61K38/00 ,  C07K5/06034 ,  C07K5/06139 ,  C07K5/06191

摘要： The present invention provides compounds that inhibit Factor XIa and methods of preventing or treating undesired thrombosis by administering a compound of the invention to a mammal. The invention also provides three-dimensional structures of Factor XIa and methods for designing or selecting additional Factor XIa inhibitors using these structures.

摘要翻译： 本发明提供了通过向哺乳动物施用本发明的化合物来抑制因子XIa的化合物和预防或治疗不期望的血栓形成的方法。 本发明还提供了因子XIa的三维结构以及使用这些结构设计或选择另外的因子XIa抑制剂的方法。

公开(公告)号：US06934205B1

公开(公告)日：2005-08-23

申请号：US10363189

申请日：2000-09-06

申请人： Pramod Pandey ,  Ali Najafi

发明人： Pramod Pandey ,  Ali Najafi

IPC分类号： G06F11/27 ,  G11C7/00

CPC分类号： G06F11/27

摘要： A processor assisted memory BIST to identify detective memory addresses. The processor generates the address to be tested and the BIST generates the test data used to test the memory. Data is written to an read from memory. The read data is compared with the test data. If a mismatch occurs, the BIST generates an interrupt to identify the processor. Since the processor generated the address, the defective memory address is identified. The defective memory address can subsequently be replaced with redundant memory cells.

摘要翻译： 处理器辅助存储器BIST来识别检测存储器地址。 处理器生成要测试的地址，BIST生成用于测试内存的测试数据。 数据被写入从内存中读取。 将读取的数据与测试数据进行比较。 如果发生不匹配，BIST将产生一个中断来识别处理器。 由于处理器产生了地址，故障存储器地址被识别。 有缺陷的存储器地址随后可被替换为冗余存储器单元。