公开(公告)号：US09041105B2

公开(公告)日：2015-05-26

申请号：US13553947

申请日：2012-07-20

申请人： William F. Clark, Jr. ,  Qizhi Liu ,  Robert M. Rassel ,  Yun Shi

发明人： William F. Clark, Jr. ,  Qizhi Liu ,  Robert M. Rassel ,  Yun Shi

IPC分类号： H01L27/088 ,  H01L27/12 ,  H01L21/84 ,  H01L21/265

CPC分类号： H01L27/1203 ,  H01L21/84

摘要： An Integrated Circuit (IC) and a method of making the same. In one embodiment, the IC includes: a substrate; a first semiconductor layer disposed on the substrate; a shallow trench isolation (STI) extending through the first semiconductor layer to within a portion of the substrate, the STI substantially separating a first n+ region and a second n+ region; and a gate disposed on a portion of the first semiconductor layer and connected to the STI, the gate including: a buried metal oxide (BOX) layer disposed on the first semiconductor layer and connected to the STI; a cap layer disposed on the BOX layer; and a p-type well component disposed within the first semiconductor layer and the substrate, the p-type well component connected to the second n+ region.

摘要翻译： 一种集成电路（IC）及其制造方法。 在一个实施例中，IC包括：衬底; 设置在所述基板上的第一半导体层; 在所述衬底的一部分内延伸穿过所述第一半导体层的浅沟槽隔离（STI），所述STI基本上分离第一n +区和第二n +区; 以及设置在所述第一半导体层的与所述STI连接的部分上的栅极，所述栅极包括：设置在所述第一半导体层上并连接到所述STI的掩埋金属氧化物（BOX）层; 设置在BOX层上的盖层; 以及设置在第一半导体层和衬底内的p型阱组件，p型阱组件连接到第二n +区。

公开(公告)号：US20140021547A1

公开(公告)日：2014-01-23

申请号：US13553947

申请日：2012-07-20

申请人： William F. Clark, JR. ,  Qizhi Liu ,  Robert M. Rassel ,  Yun Shi

发明人： William F. Clark, JR. ,  Qizhi Liu ,  Robert M. Rassel ,  Yun Shi

IPC分类号： H01L27/088 ,  H01L21/265

CPC分类号： H01L27/1203 ,  H01L21/84

摘要： An Integrated Circuit (IC) and a method of making the same. In one embodiment, the IC includes: a substrate; a first semiconductor layer disposed on the substrate; a shallow trench isolation (STI) extending through the first semiconductor layer to within a portion of the substrate, the STI substantially separating a first n+ region and a second n+ region; and a gate disposed on a portion of the first semiconductor layer and connected to the STI, the gate including: a buried metal oxide (BOX) layer disposed on the first semiconductor layer and connected to the STI; a cap layer disposed on the BOX layer; and a p-type well component disposed within the first semiconductor layer and the substrate, the p-type well component connected to the second n+ region.

摘要翻译： 一种集成电路（IC）及其制造方法。 在一个实施例中，IC包括：衬底; 设置在所述基板上的第一半导体层; 在所述衬底的一部分内延伸穿过所述第一半导体层的浅沟槽隔离（STI），所述STI基本上分离第一n +区和第二n +区; 以及设置在所述第一半导体层的与所述STI连接的部分上的栅极，所述栅极包括：设置在所述第一半导体层上并连接到所述STI的掩埋金属氧化物（BOX）层; 设置在BOX层上的盖层; 以及设置在第一半导体层和衬底内的p型阱组件，p型阱组件连接到第二n +区。

公开(公告)号：US08916440B2

公开(公告)日：2014-12-23

申请号：US13566404

申请日：2012-08-03

申请人： William F. Clark, Jr. ,  Qizhi Liu ,  John J. Pekarik ,  Yun Shi ,  Yanli Zhang

发明人： William F. Clark, Jr. ,  Qizhi Liu ,  John J. Pekarik ,  Yun Shi ,  Yanli Zhang

IPC分类号： H01L21/8234 ,  H01L21/8238 ,  H01L21/8249 ,  H01L21/336 ,  H01L29/40

CPC分类号： H01L27/0623 ,  H01L21/823418 ,  H01L21/8249 ,  H01L27/088 ,  H01L27/0922 ,  H01L29/04 ,  H01L29/161 ,  H01L29/402 ,  H01L29/45 ,  H01L29/66659 ,  H01L29/7302 ,  H01L29/735 ,  H01L29/78 ,  H01L29/7817 ,  H01L29/7835

摘要： Semiconductor structures and methods of manufacture are disclosed herein. Specifically, disclosed herein are methods of manufacturing a high-voltage metal-oxide-semiconductor field-effect transistor and respective structures. A method includes forming a field-effect transistor (FET) on a substrate in a FET region, forming a high-voltage FET (HVFET) on a dielectric stack over a over lightly-doped diffusion (LDD) drain in a HVFET region, and forming an NPN on the substrate in an NPN region.

摘要翻译： 本文公开了半导体结构和制造方法。 具体地，本文公开了制造高压金属氧化物半导体场效应晶体管和各种结构的方法。 一种方法包括在FET区域的衬底上形成场效应晶体管（FET），在HVFET区域中的过掺杂掺杂扩散（LDD）漏极上的介质堆叠上形成高电压FET（HVFET），以及 在NPN区域的基板上形成NPN。

公开(公告)号：US20130277753A1

公开(公告)日：2013-10-24

申请号：US13451806

申请日：2012-04-20

申请人： William F. Clark, JR. ,  Qizhi Liu ,  Robert Mark Rassel ,  Yun Shi

发明人： William F. Clark, JR. ,  Qizhi Liu ,  Robert Mark Rassel ,  Yun Shi

IPC分类号： H01L27/088 ,  G06F17/50 ,  H01L21/8249

CPC分类号： H01L21/84 ,  H01L21/8249 ,  H01L27/0623 ,  H01L27/1203

摘要： A BiCMOS device structure, method of manufacturing the same and design structure thereof are provided. The BiCMOS device structure includes a substrate having a layer of semiconductor material upon an insulating layer. The BiCMOS device structure further includes a bipolar junction transistor structure formed in a first region of the substrate having an extrinsic base layer formed at least partially from a portion of the layer of semiconductor material.

摘要翻译： 提供BiCMOS器件结构，其制造方法及其设计结构。 BiCMOS器件结构包括在绝缘层上具有半导体材料层的衬底。 BiCMOS器件结构还包括形成在衬底的第一区域中的双极结型晶体管结构，其具有至少部分地由半导体材料层的一部分形成的非本征基极层。

公开(公告)号：US08552532B2

公开(公告)日：2013-10-08

申请号：US13343287

申请日：2012-01-04

申请人： William F. Clark, Jr. ,  John J. Pekarik ,  Yun Shi ,  Yanli Zhang

发明人： William F. Clark, Jr. ,  John J. Pekarik ,  Yun Shi ,  Yanli Zhang

IPC分类号： H01L29/1004

CPC分类号： H01L29/66272 ,  H01L21/8249 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/732

摘要： Vertical bipolar junction structures, methods of manufacture and design structures. The method includes forming one or more sacrificial structures for a bipolar junction transistor (BJT) in a first region of a chip. The method includes forming a mask over the one or more sacrificial structures. The method further includes etching an opening in the mask, aligned with the one or more sacrificial structures. The method includes forming a trench through the opening and extending into diffusion regions below the one or more sacrificial structures. The method includes forming a base region of the BJT by depositing an epitaxial material in the trench, in contact with the diffusion regions. The method includes forming an emitter contact by depositing a second epitaxial material on the base region within the trench. The epitaxial material for the emitter region is of an opposite dopant type than the epitaxial material of the base region.

摘要翻译： 垂直双极结结构，制造方法和设计结构。 该方法包括在芯片的第一区域中形成用于双极结型晶体管（BJT）的一个或多个牺牲结构。 该方法包括在一个或多个牺牲结构上形成掩模。 该方法还包括蚀刻掩模中与该一个或多个牺牲结构对准的开口。 该方法包括通过该开口形成沟槽并延伸到一个或多个牺牲结构下方的扩散区域中。 该方法包括通过在沟槽中沉积与扩散区接触的外延材料来形成BJT的基极区域。 该方法包括通过在沟槽内的基极区域上沉积第二外延材料来形成发射极接触。 用于发射极区域的外延材料具有与基极区域的外延材料相反的掺杂剂类型。

公开(公告)号：US08299544B2

公开(公告)日：2012-10-30

申请号：US12983925

申请日：2011-01-04

申请人： Michel J. Abou-Khalil ,  William F. Clark, Jr. ,  Yun Shi

发明人： Michel J. Abou-Khalil ,  William F. Clark, Jr. ,  Yun Shi

IPC分类号： H01L27/088

CPC分类号： H01L21/823481 ,  H01L21/743 ,  H01L21/823475 ,  H01L29/7833

摘要： Disclosed is a field effect transistor (FET), in which ohmic body contact(s) are placed relatively close to the active region. The FET includes a semiconductor layer, where the active region and body contact region(s) are defined by a trench isolation structure and where a body region is below and abuts the active region, the trench isolation structure and the body contact region(s). A gate traverses the active region. Dummy gate(s) are on the body contact region(s). A contact extends through each dummy gate to the body contact region below. Dielectric material isolates the contact(s) from the dummy gate(s). During processing, the dummy gate(s) act as blocks to ensure that the body contact regions are not implanted with source/drain dopants or source/drain extension dopants and, thereby to ensure that the body contacts, as formed, are ohmic. Also disclosed are an integrated circuit structure with stacked FETs, having such ohmic body contacts, and associated methods.

摘要翻译： 公开了一种场效应晶体管（FET），其中欧姆体接触被放置得相对靠近有源区。 FET包括半导体层，其中有源区和体接触区由沟槽隔离结构限定，并且其中体区在下方并与活性区相邻，沟槽隔离结构和身体接触区 。 门穿过活动区域。 虚拟门位于身体接触区域上。 触点延伸穿过每个虚拟门到下面的身体接触区域。 电介质材料将接触与虚拟栅极隔离开。 在处理期间，伪栅极用作块，以确保体接触区域不被源/漏掺杂剂或源极/漏极延伸掺杂剂注入，从而确保所形成的本体接触是欧姆的。 还公开了具有堆叠FET的集成电路结构，具有这种欧姆体接触以及相关联的方法。

公开(公告)号：US20120132994A1

公开(公告)日：2012-05-31

申请号：US12955088

申请日：2010-11-29

申请人： William F. Clark, JR. ,  Yun Shi

发明人： William F. Clark, JR. ,  Yun Shi

IPC分类号： H01L27/12 ,  H01L21/322

CPC分类号： H01L21/84 ,  H01L27/1203

摘要： Embodiments of the present invention relate generally to semiconductor devices and, more particularly, to a structure for high-voltage (HV) semiconductor-on-insulator (SOI) devices and methods for their formation. In one embodiment, the invention provides a semiconductor-on-insulator (SOI) device comprising: a substrate; an insulator layer atop the substrate; a polysilicon layer atop the insulator layer; a device layer atop the polysilicon layer, the device layer comprising: a P-well; an N-well; and an undoped silicon region between the P-well and the N-well; and a trench isolation adjacent one of the P-well and the N-well and extending through the device layer and the polysilicon layer to the insulator layer.

摘要翻译： 本发明的实施例大体上涉及半导体器件，更具体地，涉及一种用于高电压（HV）绝缘体上半导体（SOI）器件的结构及其形成方法。 在一个实施例中，本发明提供了一种绝缘体上半导体器件（SOI）器件，包括：衬底; 位于基板顶部的绝缘体层; 在绝缘体层顶上的多晶硅层; 所述多晶硅层顶部的器件层，所述器件层包括：P阱; 一个N井; 以及P阱和N阱之间的未掺杂的硅区; 以及邻近P阱和N阱中的一个的沟槽隔离并延伸穿过器件层和多晶硅层到绝缘体层。

公开(公告)号：US20110291171A1

公开(公告)日：2011-12-01

申请号：US13050043

申请日：2011-03-17

申请人： John J. Pekarik ,  William F. Clark, JR. ,  Robert J. Gauthier, JR. ,  Yun Shi ,  Yanli Zhang

发明人： John J. Pekarik ,  William F. Clark, JR. ,  Robert J. Gauthier, JR. ,  Yun Shi ,  Yanli Zhang

IPC分类号： H01L29/92 ,  H01L21/8234

CPC分类号： H01L29/93 ,  H01L27/0808 ,  H01L27/0811 ,  H01L29/78

摘要： A variable capacitance device including a plurality of FETs, the sources and drains of each FET being coupled to a first terminal, the gates of each FET being coupled to a second terminal, the capacitance of said device between said first and second terminals varying as a function of the voltage across said terminals, the device further including a biasing providing a respective backgate bias voltage to each the FETs setting a respective gate threshold voltage thereof. The aggregate V-C characteristic can be tuned as desired, either at design time or dynamically. The greater the number of FETs forming the varactor, the greater the number of possible Vt values that can be individually set, so that arbitrary V-C characteristics can be more closely approximated.

摘要翻译： 一种包括多个FET的可变电容器件，每个FET的源极和漏极耦合到第一端子，每个FET的栅极耦合到第二端子，所述器件在所述第一和第二端子之间的电容变化为 所述器件还包括偏置电路，为每个FET提供相应的背栅极偏置电压，从而设置其相应的栅极阈值电压。 可以在设计时或动态地根据需要调整总体V-C特性。 形成变容二极管的FET数量越多，可以单独设置的可能的Vt值的数量就越多，从而可以更接近任意的V-C特性。

公开(公告)号：US20130134518A1

公开(公告)日：2013-05-30

申请号：US13280681

申请日：2011-11-28

申请人： Alan B. Botula ,  William F. Clark, JR. ,  Richard A. Phelps ,  BethAnn Rainey ,  Yun Shi ,  James A. Slinkman

发明人： Alan B. Botula ,  William F. Clark, JR. ,  Richard A. Phelps ,  BethAnn Rainey ,  Yun Shi ,  James A. Slinkman

IPC分类号： H01L27/088 ,  H01L21/302

CPC分类号： H01L21/84 ,  H01L27/1203

摘要： A semiconductor structure includes a semiconductor-on-insulator substrate, the semiconductor-on-insulator substrate comprising a handle wafer, a buried oxide (BOX) layer on top of the handle wafer, and a top silicon layer on top of the BOX layer; and an implantation region located in the top silicon layer, the implantation region comprising a noble gas.

摘要翻译： 半导体结构包括绝缘体上半导体衬底，绝缘体上半导体衬底包括处理晶片，处理晶片顶部的掩埋氧化物（BOX）层和位于BOX层顶部的顶部硅层; 以及位于顶部硅层中的注入区域，该注入区域包括惰性气体。

公开(公告)号：US20120199906A1

公开(公告)日：2012-08-09

申请号：US13023042

申请日：2011-02-08

申请人： William F. Clark, JR. ,  Yun Shi

发明人： William F. Clark, JR. ,  Yun Shi

IPC分类号： H01L29/772

CPC分类号： H01L29/78654 ,  H01L29/42384 ,  H01L29/78618 ,  H01L29/78696

摘要： A semiconductor device is disclosed. In an embodiment, a semiconductor device includes a N-well within a P-well in a silicon layer, the silicon layer positioned atop a buried oxide layer of a silicon-on-insulator (SOI) substrate; a first source region and a second source region within a portion of the P-well; a first drain region and a second drain region within a portion of the P-well and within a portion of the N-well; and a gate positioned atop the N-well, wherein a lateral high field region is generated between the N-well and the P-well and a vertical high field region is generated between the gate and the N-well. A related method is disclosed.

摘要翻译： 公开了一种半导体器件。 在一个实施例中，半导体器件包括在硅层中的P阱内的N阱，所述硅层位于绝缘体上硅（SOI）衬底的掩埋氧化物层的顶部; 在P阱的一部分内的第一源极区域和第二源极区域; 在P阱的一部分内并在N阱的一部分内的第一漏极区域和第二漏极区域; 以及位于N阱顶部的栅极，其中在N阱和P阱之间产生横向高场区域，并且在栅极和N阱之间产生垂直高场区域。 公开了相关方法。