公开(公告)号：US5829049A

公开(公告)日：1998-10-27

申请号：US785105

申请日：1997-01-21

申请人： William L. Walker ,  Mark R. Storey ,  Patrick Knebel ,  Stephen R. Undy

发明人： William L. Walker ,  Mark R. Storey ,  Patrick Knebel ,  Stephen R. Undy

IPC分类号： G06F9/312 ,  G06F9/38 ,  G06F9/28

CPC分类号： G06F9/30043 ,  G06F9/3853

摘要： A method of improving the performance of a computer processor by recognizing that two consecutive register instructions can be executed simultaneously and executing the two instructions simultaneously while generating a single data address and while performing exception checking on a single data address. During an instruction fetch process, two consecutive instructions are tested to determine if both are either register load instructions or register save instructions. If both instructions are load or save register instructions, the corresponding data addresses are tested to see if both data addresses are in the same double word. If both data addresses are in the same double word, then the instructions are executed simultaneously. Only one data address generation is required and exception processing is performed on only one data address. In one example embodiment, a simplified test rapidly ensures that both data addresses are in the same double word, but also requires the base addresses to be at an even word boundary. In a second embodiment, where the processor includes an alignment test as a separate test, an even more simple test rapidly ensures that both data address are in the same double word without checking alignment.

摘要翻译： 通过识别同时执行两个连续的寄存器指令并且同时执行两个指令同时生成单个数据地址并且同时对单个数据地址执行异常检查来改善计算机处理器的性能的方法。 在指令提取过程中，测试两个连续的指令，以确定两者是寄存器加载指令还是寄存器保存指令。 如果两个指令都是加载或保存寄存器指令，则对相应的数据地址进行测试，以查看两个数据地址是否都在相同的双字中。 如果两个数据地址都是相同的双字，则同时执行指令。 只需要一个数据地址生成，并且只对一个数据地址执行异常处理。 在一个示例实施例中，简化测试快速确保两个数据地址都在相同的双字中，但也要求基地址处于偶数字边界。 在第二实施例中，其中处理器包括作为单独测试的对准测试，甚至更简单的测试快速确保两个数据地址都在相同的双字中，而不检查对齐。

公开(公告)号：US09940247B2

公开(公告)日：2018-04-10

申请号：US13533253

申请日：2012-06-26

申请人： William L. Walker

发明人： William L. Walker

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F12/0893 ,  G06F12/0891 ,  G06F12/0815

CPC分类号： G06F12/0893 ,  G06F12/0815 ,  G06F12/0891

摘要： The present application describes embodiments of a method and apparatus for concurrently accessing dirty bits in a cache. One embodiment of the apparatus includes a cache configurable to store a plurality of lines. The lines are grouped into a plurality of subsets the plurality of lines. This embodiment of the apparatus also includes a plurality of dirty bits associated with the plurality of lines and first circuitry configurable to concurrently access the plurality of dirty bits associated with at least one of the plurality of subsets of lines.

公开(公告)号：US08909867B2

公开(公告)日：2014-12-09

申请号：US12861983

申请日：2010-08-24

申请人： William L. Walker

发明人： William L. Walker

IPC分类号： G06F13/00 ,  G06F13/28 ,  G06F12/08 ,  G06F12/12

CPC分类号： G06F12/0848 ,  G06F12/0802 ,  G06F12/126 ,  G06F2212/452 ,  G06F2212/601 ,  G06F2212/604

摘要： The present invention provides a method and apparatus for allocating space in a unified cache. The method may include partitioning the unified cache into a first portion of lines that only store copies of instructions retrieved from a memory and a second portion of lines that only store copies of data retrieved from the memory.

摘要翻译： 本发明提供了一种用于在统一高速缓存中分配空间的方法和装置。 该方法可以包括将统一高速缓存划分为仅存储从存储器检索的指令的副本的行的第一部分，以及仅存储从存储器检索的数据的副本的行的第二部分。

公开(公告)号：US20120054442A1

公开(公告)日：2012-03-01

申请号：US12861983

申请日：2010-08-24

申请人： William L. Walker

发明人： William L. Walker

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0848 ,  G06F12/0802 ,  G06F12/126 ,  G06F2212/452 ,  G06F2212/601 ,  G06F2212/604

摘要： The present invention provides a method and apparatus for allocating space in a unified cache. The method may include partitioning the unified cache into a first portion of lines that only store copies of instructions retrieved from a memory and a second portion of lines that only store copies of data retrieved from the memory.

摘要翻译： 本发明提供了一种用于在统一高速缓存中分配空间的方法和装置。 该方法可以包括将统一高速缓存划分为仅存储从存储器检索的指令的副本的行的第一部分，以及仅存储从存储器检索的数据的副本的行的第二部分。

公开(公告)号：US20130346683A1

公开(公告)日：2013-12-26

申请号：US13530907

申请日：2012-06-22

申请人： William L. Walker

发明人： William L. Walker

IPC分类号： G06F12/08

CPC分类号： G06F12/0804 ,  G06F12/0846 ,  G06F2212/1024

摘要： A cache subsystem apparatus and method of operating therefor is disclosed. In one embodiment, a cache subsystem includes a cache memory divided into a plurality of sectors each having a corresponding plurality of cache lines. Each of the plurality of sectors is associated with a sector dirty bit that, when set, indicates at least one of its corresponding plurality of cache lines is storing modified data of any other location in a memory hierarchy including the cache memory. The cache subsystem further includes a cache controller configured to, responsive to initiation of a power down procedure, determine only in sectors having a corresponding sector dirty bit set which of the corresponding plurality of cache lines is storing modified data.

摘要翻译： 公开了一种用于其的缓存子系统装置及其操作方法。 在一个实施例中，高速缓存子系统包括被分成多个扇区的高速缓冲存储器，每个扇区具有对应的多个高速缓存行。 多个扇区中的每一个与扇区脏位相关联，当被置位时，它表示其对应的多个高速缓存行中的至少一个存储包括高速缓冲存储器的存储器层级中的任何其他位置的修改数据。 高速缓存子系统还包括高速缓存控制器，其被配置为响应于断电过程的启动，仅在具有对应的扇区脏位集合的扇区中确定哪个相应的多个高速缓存行存储修改的数据。

公开(公告)号：US20130311724A1

公开(公告)日：2013-11-21

申请号：US13473778

申请日：2012-05-17

申请人： William L. Walker ,  Robert F. Krick ,  Tarun Nakra ,  Pramod Subramanyan

发明人： William L. Walker ,  Robert F. Krick ,  Tarun Nakra ,  Pramod Subramanyan

IPC分类号： G06F12/12

CPC分类号： G06F12/123 ,  G06F12/0811 ,  G06F2212/1016 ,  G06F2212/1028 ,  Y02D10/13

摘要： A cache system includes plurality of first caches at a first level of a cache hierarchy and a second cache at a second level of the cache hierarchy which is lower than the first level of cache hierarchy coupled to each of the plurality of first caches. The second cache enforces a cache line replacement policy in which the second cache selects a cache line for replacement based in part on whether the cache line is present in any of the plurality of first caches and in part on another factor.

摘要翻译： 高速缓存系统包括高速缓存分级的第一级的多个第一高速缓存和高速缓存层级的第二级的第二高速缓存，其低于耦合到多个第一高速缓存中的每一个的高速缓存分级的第一级。 第二高速缓存强制执行高速缓存行替换策略，其中第二高速缓存选择用于替换的高速缓存行，部分地基于高速缓存行是否存在于多个第一高速缓存中的任何一个中，部分地存在于另一因素上。

公开(公告)号：US20120054439A1

公开(公告)日：2012-03-01

申请号：US12862286

申请日：2010-08-24

申请人： William L. Walker

发明人： William L. Walker

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/084

摘要： The present invention provides a method and apparatus for allocating cache bandwidth to multiple processors. One embodiment of the method includes delaying, at a local device associated with a local cache, a first cache probe from a non-local device to the local cache following a second cache probe from the non-local device that matches a third cache probe from the local device.

摘要翻译： 本发明提供了一种用于将高速缓存带宽分配给多个处理器的方法和装置。 该方法的一个实施例包括在与本地高速缓存相关联的本地设备处将第一高速缓存探测器从非本地设备延迟到来自非本地设备的第二高速缓存探测之后的本地高速缓存，该第二高速缓存探测器与第三高速缓存探测器匹配 本地设备。

公开(公告)号：US5841795A

公开(公告)日：1998-11-24

申请号：US599757

申请日：1996-02-12

申请人： Sompong Paul Olarig ,  William L. Walker

发明人： Sompong Paul Olarig ,  William L. Walker

IPC分类号： G06F11/10 ,  G11C29/00

CPC分类号： G06F11/1016 ,  G06F11/1028

摘要： A method of detecting and correcting errors in a memory subsystem of a computer is described. The method includes beginning a write operation of N data bits to a memory, generating M check bits from the N data bits, writing the N data bits and the M check bits to the memory, reading the N data bits and M check bits from the memory, generating X syndrome bits from the N data bits and the M check bits, and using the X syndrome bits to detect and correct errors. Preferably, the M check bits are generated also from A address bits corresponding to the location in memory to which the N data bits and M check bits are to be written.

摘要翻译： 描述了一种检测和校正计算机的存储器子系统中的错误的方法。 该方法包括开始对存储器进行N个数据位的写操作，从N个数据位产生M个校验位，将N个数据位和M个校验位写入存储器，读取N个数据位和M个校验位 存储器，从N个数据位和M个校验位生成X个校正子位，并使用X校验位来检测和校正错误。 优选地，也可以从对应于要写入N个数据位和M个校验位的存储器中的位置的A地址位产生M个校验位。

公开(公告)号：US09529719B2

公开(公告)日：2016-12-27

申请号：US13567066

申请日：2012-08-05

申请人： William L. Walker

发明人： William L. Walker

IPC分类号： G06F12/00 ,  G06F12/08 ,  G06F9/50

CPC分类号： G06F12/023 ,  G06F9/5016 ,  G06F12/084 ,  G06F2212/1008 ,  G06F2212/6042

摘要： Apparatus and method embodiments for dynamically allocating cache space in a multi-threaded execution environment are disclosed. In some embodiments, a processor includes a cache shared by each of a plurality of processor cores and/or each of a plurality of threads executing on the processor. The processor further includes a cache allocation circuit configured to dynamically allocate space in the cache provided to each of the plurality of processor cores based on their respective usage patterns. The cache allocation unit may track cache usage by each of the processor cores/threads using subsets of usage bits and counters configured to update states of the usage bits. The cache allocation circuit may track the usage of cache space by the processor cores/threads and may allocate more space to those that exhibit more usage of the cache.

摘要翻译： 公开了用于在多线程执行环境中动态分配高速缓存空间的装置和方法实施例。 在一些实施例中，处理器包括由处理器中执行的多个处理器核和/或多个线程中的每一个共享的高速缓存。 处理器还包括高速缓存分配电路，其被配置为基于它们各自的使用模式来动态地分配提供给多个处理器核心中的每一个的高速缓存中的空间。 高速缓存分配单元可以跟踪每个处理器核心/线程的高速缓存使用，使用被配置为更新使用位的状态的使用位和计数器的子集。 高速缓存分配电路可以跟踪处理器核心/线程的高速缓存空间的使用，并且可以向展现更多使用缓存的那些空间分配更多的空间。

公开(公告)号：US09043628B2

公开(公告)日：2015-05-26

申请号：US13594410

申请日：2012-08-24

申请人： Paul Kitchin ,  William L. Walker ,  Steven J. Kommrusch

发明人： Paul Kitchin ,  William L. Walker ,  Steven J. Kommrusch

IPC分类号： G06F1/00 ,  G06F1/32 ,  G06F12/08

CPC分类号： G06F12/084 ,  G06F1/3206 ,  G06F1/3275 ,  G06F12/0804 ,  G06F12/0811 ,  G06F2212/1024 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/14

摘要： We report methods, integrated circuit devices, and fabrication processes relating to power management transitions of multiple compute units sharing a cache. One method includes indicating that a first compute unit of a plurality of compute units of an integrated circuit device is attempting to enter a low power state, determining if the first compute unit is the only compute unit of the plurality in a normal power state, and in response to determining the first compute unit is the only compute unit in the normal power state: saving a state of a shared cache unit of the integrated circuit device, flushing at least a portion of a cache of the shared cache unit, repeating the flushing until either a second compute unit exits the low power state or the cache is completely flushed, and permitting the first compute unit to enter the low power state.

摘要翻译： 我们报告与共享缓存的多个计算单元的电源管理转换有关的方法，集成电路设备和制造过程。 一种方法包括指示集成电路装置的多个计算单元中的第一计算单元试图进入低功率状态，确定第一计算单元是否是处于正常功率状态的多个计算单元中唯一的计算单元，以及 响应于确定第一计算单元是处于正常功率状态的唯一计算单元：保存集成电路设备的共享高速缓存单元的状态，刷新共享高速缓存单元的高速缓存的至少一部分，重复冲洗 直到第二计算单元退出低功率状态或高速缓存完全刷新，并允许第一计算单元进入低功率状态。