公开(公告)号：US06400598B1

公开(公告)日：2002-06-04

申请号：US09843299

申请日：2001-04-25

申请人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G. Cliff ,  Joseph Huang ,  Bonnie I. Wang ,  Wayne Yeung

发明人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G. Cliff ,  Joseph Huang ,  Bonnie I. Wang ,  Wayne Yeung

IPC分类号： G11C506

CPC分类号： H03K19/17744 ,  H03K19/018521 ,  H03K19/1778 ,  H03K19/17784

摘要： A programmable logic device is equipped for low voltage differential signaling (“LVDS”) by providing an LVDS input buffer and/or an LVDS output buffer on the device. I/O pins on the device that are used together in pairs for LVDS can alternatively be used individually for other types of signaling. The LVDS buffers are constructed to give good performance and to meet LVDS specifications despite variations due to temperature, manufacturing process inconsistency, and power supply changes.

摘要翻译： 可编程逻辑器件通过在器件上提供LVDS输入缓冲器和/或LVDS输出缓冲器来配备低电压差分信号（“LVDS”）。 对于LVDS成对使用的设备上的I / O引脚可以单独用于其他类型的信令。 尽管由于温度，制造过程不一致以及电源变化而导致变化，LVDS缓冲器也可以提供良好的性能和满足LVDS规范。

公开(公告)号：US06346827B1

公开(公告)日：2002-02-12

申请号：US09366937

申请日：1999-08-04

申请人： Wayne Yeung ,  Chiakang Sung ,  Myron W. Wong ,  Khai Nguyen ,  Bonnie I. Wang ,  Xiaobao Wang ,  Joseph Huang ,  In Whan Kim

发明人： Wayne Yeung ,  Chiakang Sung ,  Myron W. Wong ,  Khai Nguyen ,  Bonnie I. Wang ,  Xiaobao Wang ,  Joseph Huang ,  In Whan Kim

IPC分类号： H01L2500

CPC分类号： G11C5/147 ,  G11C5/066

摘要： A programmable input/output circuit for a programmable logic device input/output pin can be configured in a standard I/O mode, or in a reference voltage mode. The circuit includes a tristatable, but otherwise standard I/O buffer as well as a reference voltage clamp circuit. In reference voltage mode, the I/O circuit is tristated, and the reference voltage clamp circuit passes a reference voltage from the I/O pin to a reference voltage bus. In standard I/O mode, the I/O buffer is operational. The reference voltage clamp circuit isolates the I/O pin from the reference voltage bus and may include undervoltage and overvoltage protection to prevent disturbance of the reference voltage bus by an out-of-range I/O signal.

摘要翻译： 可编程逻辑器件输入/输出引脚的可编程输入/输出电路可以在标准I / O模式或参考电压模式下进行配置。 该电路包括可跟踪的标准I / O缓冲器以及参考电压钳位电路。 在参考电压模式下，I / O电路被三态化，参考电压钳位电路将参考电压从I / O引脚传递到参考电压总线。 在标准I / O模式下，I / O缓冲区可以运行。 参考电压钳位电路将I / O引脚与参考电压总线隔离，并可能包括欠压和过压保护，以防止参考电压总线受到超出范围I / O信号的干扰。

公开(公告)号：US07358783B1

公开(公告)日：2008-04-15

申请号：US10400191

申请日：2003-03-25

申请人： Bonnie I. Wang ,  Joseph Huang ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Wayne Yeung ,  Khai Nguyen

发明人： Bonnie I. Wang ,  Joseph Huang ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Wayne Yeung ,  Khai Nguyen

IPC分类号： H03L7/095

CPC分类号： H03L7/0891 ,  H03F1/301 ,  H03H11/245 ,  H03K19/1774 ,  H03K23/665 ,  H03K2005/00045 ,  H03L7/081 ,  H03L7/089 ,  H03L7/0996 ,  H03L7/0997 ,  H03L7/18 ,  H03L7/183

摘要： A circuit provides a programmable phase shift feature, where the phase shift is programmably selectable by a user. This circuitry may be incorporated in a programmable logic device (PLD) or field programmable gate array (FPGA) to provide additional programmability features. The programmable phase shift circuitry may be implemented within a phase locked loop (PLL) or delay locked loop (DLL) circuit. In an implementation, the programmable phase shift circuitry is implemented using two programmable counters.

摘要翻译： 电路提供可编程相移特征，其中相移可由用户可编程地选择。 该电路可以并入可编程逻辑器件（PLD）或现场可编程门阵列（FPGA）中，以提供额外的可编程特性。 可编程相移电路可以在锁相环（PLL）或延迟锁定环（DLL）电路内实现。 在实现中，使用两个可编程计数器来实现可编程相移电路。

公开(公告)号：US06236231B1

公开(公告)日：2001-05-22

申请号：US09340222

申请日：1999-06-25

申请人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G. Cliff ,  Joseph Huang ,  Bonnie I. Wang ,  Wayne Yeung

发明人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G. Cliff ,  Joseph Huang ,  Bonnie I. Wang ,  Wayne Yeung

IPC分类号： H03K19177

CPC分类号： H03K19/17744 ,  H03K19/018521 ,  H03K19/1778 ,  H03K19/17784

摘要： A programmable logic device is equipped for low voltage differential signaling (“LVDS”) by providing an LVDS input buffer and/or an LVDS output buffer on the device. I/O pins on the device that are used together in pairs for LVDS can alternatively be used individually for other types of signaling. The LVDS buffers are constructed to give good performance and to meet LVDS specifications despite variations due to temperature, manufacturing process inconsistency, and power supply changes.

摘要翻译： 可编程逻辑器件通过在器件上提供LVDS输入缓冲器和/或LVDS输出缓冲器来配备低电压差分信号（“LVDS”）。 对于LVDS成对使用的设备上的I / O引脚可以单独用于其他类型的信令。 尽管由于温度，制造过程不一致以及电源变化而导致变化，LVDS缓冲器也可以提供良好的性能和满足LVDS规范。

公开(公告)号：US06535031B1

公开(公告)日：2003-03-18

申请号：US10146438

申请日：2002-05-13

申请人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G Cliff ,  Joseph Huang ,  Bonnie I Wang ,  Wayne Yeung

发明人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G Cliff ,  Joseph Huang ,  Bonnie I Wang ,  Wayne Yeung

IPC分类号： H03K522

CPC分类号： H03K19/17744 ,  H03K19/018521 ,  H03K19/1778 ,  H03K19/17784

摘要： A programmable logic device is equipped for low voltage differential signaling (“LVDS”) by providing an LVDS input buffer and/or an LVDS output buffer on the device. I/O pins on the device that are used together in pairs for LVDS can alternatively be used individually for other types of signaling. The LVDS buffers are constructed to give good performance and to meet LVDS specifications despite variations due to temperature, manufacturing process inconsistency, and power supply changes.

公开(公告)号：US07196556B1

公开(公告)日：2007-03-27

申请号：US10350551

申请日：2003-01-22

申请人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G Cliff ,  Joseph Huang ,  Bonnie I Wang ,  Wayne Yeung

发明人： Khai Nguyen ,  Xiaobao Wang ,  In Whan Kim ,  Chiakang Sung ,  Richard G Cliff ,  Joseph Huang ,  Bonnie I Wang ,  Wayne Yeung

IPC分类号： H03K3/00

CPC分类号： H03K3/35613 ,  H03K19/018528 ,  H04L25/0272

摘要： A programmable logic device is equipped for low voltage differential signaling (“LVDS”) by providing an LVDS input buffer and/or an LVDS output buffer on the device. I/O pins on the device that are used together in pairs for LVDS can alternatively be used individually for other types of signaling. The LVDS buffers are constructed to give good performance and to meet LVDS specifications despite variations due to temperature, manufacturing process inconsistency, and power supply changes.

摘要翻译： 可编程逻辑器件通过在器件上提供LVDS输入缓冲器和/或LVDS输出缓冲器来配备低电压差分信号（“LVDS”）。 对于LVDS成对使用的设备上的I / O引脚可以单独用于其他类型的信令。 尽管由于温度，制造过程不一致以及电源变化而导致变化，LVDS缓冲器也可以提供良好的性能和满足LVDS规范。

公开(公告)号：US06836164B1

公开(公告)日：2004-12-28

申请号：US10702300

申请日：2003-11-05

申请人： Bonnie I. Wang ,  Joseph Huang ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Wayne Yeung ,  Khai Nguyen

发明人： Bonnie I. Wang ,  Joseph Huang ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Wayne Yeung ,  Khai Nguyen

IPC分类号： H03L706

CPC分类号： H03K19/1774 ,  H03K23/665 ,  H03K2005/00045 ,  H03L7/081 ,  H03L7/0891 ,  H03L7/0996 ,  H03L7/0997 ,  H03L7/183

摘要： A circuit provides a programmable phase shift feature, where the phase shift is programmably selectable by a user. This circuitry may be incorporated in a programmable logic device (PLD) or field programmable gate array (FPGA) to provide additional programmability features. The programmable phase shift circuitry may be implemented within a phase locked loop (PLL) or delay locked loop (DLL) circuit.

摘要翻译： 电路提供可编程相移特征，其中相移可由用户可编程地选择。 该电路可以并入可编程逻辑器件（PLD）或现场可编程门阵列（FPGA）中，以提供额外的可编程特性。 可编程相移电路可以在锁相环（PLL）或延迟锁定环（DLL）电路内实现。

公开(公告)号：US06369624B1

公开(公告)日：2002-04-09

申请号：US09432142

申请日：1999-11-02

申请人： Bonnie I. Wang ,  Joseph Huang ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Wayne Yeung ,  Khai Nguyen

发明人： Bonnie I. Wang ,  Joseph Huang ,  Chiakang Sung ,  Xiaobao Wang ,  In Whan Kim ,  Wayne Yeung ,  Khai Nguyen

IPC分类号： H03L706

CPC分类号： H03K19/1774 ,  H03K23/665 ,  H03K2005/00045 ,  H03L7/081 ,  H03L7/0891 ,  H03L7/0996 ,  H03L7/0997 ,  H03L7/183

摘要： A circuit provides a programmable phase shift feature, where the phase shift is programmably selectable by a user. This circuitry may be incorporated in a programmable logic device (PLD) or field programmable gate array (FPGA) to provide additional programmability features. The programmable phase shift circuitry may be implemented within a phase locked loop (PLL) or delay locked loop (DLL) circuit.

摘要翻译： 电路提供可编程相移特征，其中相移可由用户可编程地选择。 该电路可以并入可编程逻辑器件（PLD）或现场可编程门阵列（FPGA）中，以提供额外的可编程特性。 可编程相移电路可以在锁相环（PLL）或延迟锁定环（DLL）电路内实现。

公开(公告)号：US06292116B1

公开(公告)日：2001-09-18

申请号：US09571766

申请日：2000-05-16

申请人： Bonnie I. Wang ,  Chiakang Sung ,  In Whan Kim ,  Wayne Yeung ,  Xiaobao Wang ,  Khai Nguyen ,  Joseph Huang

发明人： Bonnie I. Wang ,  Chiakang Sung ,  In Whan Kim ,  Wayne Yeung ,  Xiaobao Wang ,  Khai Nguyen ,  Joseph Huang

IPC分类号： H03M900

CPC分类号： H03K19/1774 ,  H03K19/17744 ,  H03M9/00

摘要： Techniques and circuitry are provided to handle high frequency input data. The techniques and circuitry take a high-frequency serial input data stream and covert it into parallel form for handling within the integrated circuit. The circuitry ensures the high frequency data is strobed properly by accounting for skew between the high frequency data input and clock input. In an implementation, multiple clock strobes are generated having the same frequency but different phase. A predetermined series of bits is input to the high frequency input into the circuitry for training. One of the multiple clock strobes is selected based on which one correctly determines the bits in the predetermined input data stream. This clock strobe is selected to strobe the high frequency data input for the integrated circuit. In an embodiment, the high frequency data input is an LVDS input of a programmable logic integrated circuit.

摘要翻译： 提供技术和电路来处理高频输入数据。 技术和电路采用高频串行输入数据流，并将其隐藏为并行形式，用于集成电路内的处理。 该电路通过考虑高频数据输入和时钟输入之间的偏斜，确保高频数据正确选通。 在一个实现中，产生具有相同频率但相位相差的多个时钟选通。 将预定的一系列比特输入到用于训练的电路中的高频输入。 基于哪个正确地确定预定输入数据流中的比特来选择多个时钟选通中的一个。 选择该时钟选通脉冲以选通集成电路的高频数据输入。 在一个实施例中，高频数据输入是可编程逻辑集成电路的LVDS输入。

公开(公告)号：US6114915A

公开(公告)日：2000-09-05

申请号：US285180

申请日：1999-03-23

申请人： Joseph Huang ,  Xiaobao Wang ,  Chiakang Sung ,  Bonnie I. Wang ,  Khai Nguyen ,  Wayne Yeung ,  In Whan Kim

发明人： Joseph Huang ,  Xiaobao Wang ,  Chiakang Sung ,  Bonnie I. Wang ,  Khai Nguyen ,  Wayne Yeung ,  In Whan Kim

IPC分类号： H03K5/00 ,  H03K23/66 ,  H03L7/081 ,  H03L7/089 ,  H03L7/099 ,  H03L7/183 ,  H03K21/38

CPC分类号： H03K23/665 ,  H03L7/081 ,  H03L7/0891 ,  H03L7/0996 ,  H03L7/0997 ,  H03L7/183 ,  H03K2005/00045

摘要： Method and circuitry for a frequency synthesizer having wide operating frequency range. The frequency synthesizer uses multiple programmable loadable counters in a phase-locked loop arrangement to generate any combination of clock frequencies based on user programmed values. In a specific embodiment of the invention, the phase-locked loop includes a voltage-controlled oscillator with a built-in programmable phase shift. The present invention further provides a preferred embodiment for a high speed loadable down counter for use in the frequency synthesizer.

摘要翻译： 具有宽工作频率范围的频率合成器的方法和电路。 频率合成器使用多个可编程可加载计数器进行锁相环布置，以根据用户编程的值生成时钟频率的任意组合。 在本发明的具体实施例中，锁相环包括具有内置可编程相移的压控振荡器。 本发明还提供了一种用于频率合成器中的高速可加载递减计数器的优选实施例。