公开(公告)号：US09716167B2

公开(公告)日：2017-07-25

申请号：US13032405

申请日：2011-02-22

申请人： Yaojian Leng ,  Richard Wendell Foote, Jr. ,  Steven J. Adler

发明人： Yaojian Leng ,  Richard Wendell Foote, Jr. ,  Steven J. Adler

IPC分类号： H01L29/66 ,  H01L29/78 ,  H01L29/06 ,  H01L29/423

CPC分类号： H01L29/7813 ,  H01L29/0623 ,  H01L29/42368 ,  H01L29/66734 ,  H01L29/7809

摘要： A trench DMOS transistor with a very low on-state drain-to-source resistance and a high gate-to-drain charge includes one or more floating islands that lie between the gate and drain to reduce the charge coupling between the gate and drain, and effectively lower the gate-to-drain capacitance.

公开(公告)号：US20120211826A1

公开(公告)日：2012-08-23

申请号：US13032405

申请日：2011-02-22

申请人： Yaojian Leng ,  Richard Wendell Foote, JR. ,  Steven J. Adler

发明人： Yaojian Leng ,  Richard Wendell Foote, JR. ,  Steven J. Adler

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7813 ,  H01L29/0623 ,  H01L29/42368 ,  H01L29/66734 ,  H01L29/7809

摘要： A trench DMOS transistor with a very low on-state drain-to-source resistance and a high gate-to-drain charge includes one or more floating islands that lie between the gate and drain to reduce the charge coupling between the gate and drain, and effectively lower the gate-to-drain capacitance.

摘要翻译： 具有非常低的导通状态漏极至源极电阻和高栅极至漏极电荷的沟槽DMOS晶体管包括位于栅极和漏极之间的一个或多个浮置岛，以减少栅极和漏极之间的电荷耦合， 并有效降低栅 - 漏电容。

公开(公告)号：US20080303098A1

公开(公告)日：2008-12-11

申请号：US11759288

申请日：2007-06-07

申请人： Yaojian Leng ,  Robert D. Slater ,  Nathan J. Kruse

发明人： Yaojian Leng ,  Robert D. Slater ,  Nathan J. Kruse

IPC分类号： H01L29/76 ,  H01L21/302

CPC分类号： H01L21/7684 ,  H01L21/76829 ,  H01L21/76865

摘要： In one aspect, there is provided a method of manufacturing a semiconductor device. The method comprises depositing a barrier layer over a low-k dielectric layer located over a semiconductor substrate over which a metal layer is deposited. A chemical mechanical polish process is used to remove a portion of the metal layer and the barrier layer and a dry etch is used to remove a remaining portion of the barrier layer.

摘要翻译： 一方面，提供一种制造半导体器件的方法。 该方法包括在位于半导体衬底上的低k电介质层上沉积阻挡层，在其上沉积金属层。 使用化学机械抛光工艺来去除金属层和阻挡层的一部分，并且使用干蚀刻去除阻挡层的剩余部分。

公开(公告)号：US08002611B2

公开(公告)日：2011-08-23

申请号：US11964141

申请日：2007-12-26

申请人： Yanghua He ,  Jingqiu Chen ,  Yaojian Leng

发明人： Yanghua He ,  Jingqiu Chen ,  Yaojian Leng

IPC分类号： B24D11/00

CPC分类号： B24B37/26

摘要： A chemical mechanical polishing pad and method for chemical-mechanical polishing is provided, wherein the polishing pad has a plurality of first mesas and one or more second mesas defined on a surface thereof. The plurality of first mesas are generally distributed about the surface of the polishing pad, wherein each of the plurality of first mesas has a first surface area associated therewith. The one or more second mesas are associated with a center region of the polishing pad, wherein each of the one or more second mesas has a second surface area associated therewith. The second surface area is at least twice the first surface area.

摘要翻译： 提供了一种用于化学机械抛光的化学机械抛光垫和方法，其中抛光垫具有多个第一台面和在其表面上限定的一个或多个第二台面。 多个第一台面通常围绕抛光垫的表面分布，其中多个第一台面中的每一个具有与其相关联的第一表面区域。 所述一个或多个第二台面与所述抛光垫的中心区域相关联，其中所述一个或多个第二台面中的每一个具有与其相关联的第二表面区域。 第二表面积至少是第一表面积的两倍。

公开(公告)号：US20070281482A1

公开(公告)日：2007-12-06

申请号：US11445669

申请日：2006-06-02

申请人： Yaojian Leng ,  Nilesh Doke ,  Stanley Smith

发明人： Yaojian Leng ,  Nilesh Doke ,  Stanley Smith

IPC分类号： H01L21/302 ,  H01L21/461

CPC分类号： H01L21/3212 ,  B24B37/013 ,  B24B37/042 ,  B24B49/16 ,  H01L22/26

摘要： The present invention relates to a method for performing chemical mechanical polishing. A high down-force step is performed. A low down-force step is performed. At least one of the down-force steps is modified, based on if one of the down-force steps exceeds an acceptable tolerance associated therewith. Other systems and methods are also disclosed.

摘要翻译： 本发明涉及一种进行化学机械抛光的方法。 执行高下推力步骤。 执行低下推力步骤。 基于下降力步骤之一超过与其相关联的可接受公差，至少一个下压步骤被修改。 还公开了其它系统和方法。

公开(公告)号：US06908851B2

公开(公告)日：2005-06-21

申请号：US10463948

申请日：2003-06-17

申请人： Yaojian Leng ,  Linlin Chen

发明人： Yaojian Leng ,  Linlin Chen

IPC分类号： H01L21/288 ,  H01L21/44 ,  H01L21/4763 ,  H01L21/768

CPC分类号： H01L21/288 ,  H01L21/76849

摘要： A method to reduce the copper corrosion of copper interconnects by forming 70 at least one conductive displacement plating layer on the copper interconnects. Also, a method to eliminate the copper corrosion of copper interconnects by forming 70 at least one conductive displacement plating layer on the copper interconnects.

摘要翻译： 一种通过在铜互连上形成70个至少一个导电位移镀层来减少铜互连铜腐蚀的方法。 另外，通过在铜互连上形成70个至少一个导电位移镀层来消除铜互连铜腐蚀的方法。

公开(公告)号：US06684125B2

公开(公告)日：2004-01-27

申请号：US09997930

申请日：2001-11-30

申请人： Randolph W. Kahn ,  Kenneth G. Vickers ,  Richard L. Guldi ,  Edward J. Leonard ,  Yaojian Leng

发明人： Randolph W. Kahn ,  Kenneth G. Vickers ,  Richard L. Guldi ,  Edward J. Leonard ,  Yaojian Leng

IPC分类号： G06F700

CPC分类号： G05B19/41875 ,  G05B2219/32221 ,  G05B2219/32225 ,  G05B2219/45031 ,  H01L21/67276 ,  Y02P90/22 ,  Y10S414/137

摘要： Wafer order is randomized in-situ by use of a separate wafer staging area and randomly shuffling wafers to and from this staging area to shuffle the processing order of the wafer lot. Positional data is captured for each wafer at both the send and receive ends of the process.

摘要翻译： 晶片顺序通过使用单独的晶片分级区域原位随机化，并且从该分段区域随机混洗晶片以洗牌晶片批次的处理顺序。 在进程的发送和接收端都为每个晶片捕获位置数据。

公开(公告)号：US07829428B1

公开(公告)日：2010-11-09

申请号：US12229689

申请日：2008-08-26

申请人： Yaojian Leng ,  Rodney Hill ,  Terry Lines

发明人： Yaojian Leng ,  Rodney Hill ,  Terry Lines

IPC分类号： H01L21/20

CPC分类号： H01L28/20

摘要： A method is disclosed for eliminating a mask layer during the manufacture of thin film resistor circuits. The method of the present invention enables the simultaneous etching of both deep vias and shallow vias using one mask layer instead of two mask layers. A high selectivity film layer of silicon nitride is formed on the ends of a thin film resistor layer. The thickness of the silicon nitride causes the etch time for a shallow via to the thin film resistor to be approximately equal to an etch time for a deep via that is etched through dielectric material to an underlying patterned metal layer.

摘要翻译： 公开了在制造薄膜电阻器电路期间消除掩模层的方法。 本发明的方法能够使用一个掩模层而不是两个掩模层同时蚀刻深通孔和浅通孔。 在薄膜电阻层的端部上形成氮化硅的高选择性膜层。 氮化硅的厚度导致薄通孔到薄膜电阻器的蚀刻时间近似等于通过电介质材料蚀刻到下面的图案化金属层的深通孔的蚀刻时间。

公开(公告)号：US06677766B2

公开(公告)日：2004-01-13

申请号：US10044083

申请日：2001-10-26

申请人： Freidoon Mehrad ,  Kayvan Sadra ,  Yaojian Leng

发明人： Freidoon Mehrad ,  Kayvan Sadra ,  Yaojian Leng

IPC分类号： G01R2708

CPC分类号： H01L22/34

摘要： A method for measuring the step height of a STI structure is described. The method involves measuring the change in resistance of a polysilicon structure as the step height changes. The resistance of the polysilicon structure is measured by applying a voltage and measuring the resulting current.

摘要翻译： 描述了用于测量STI结构的台阶高度的方法。 该方法包括随着台阶高度的变化来测量多晶硅结构的电阻变化。 通过施加电压并测量所得到的电流来测量多晶硅结构的电阻。

公开(公告)号：US07344987B2

公开(公告)日：2008-03-18

申请号：US11445669

申请日：2006-06-02

申请人： Yaojian Leng ,  Nilesh Shantaram Doke ,  Stanley Monroe Smith

发明人： Yaojian Leng ,  Nilesh Shantaram Doke ,  Stanley Monroe Smith

IPC分类号： H01L21/302

CPC分类号： H01L21/3212 ,  B24B37/013 ,  B24B37/042 ,  B24B49/16 ,  H01L22/26

摘要： The present invention relates to a method for performing chemical mechanical polishing. A high down-force step is performed. A low down-force step is performed. At least one of the down-force steps is modified, based on if one of the down-force steps exceeds an acceptable tolerance associated therewith. Other systems and methods are also disclosed.

摘要翻译： 本发明涉及一种进行化学机械抛光的方法。 执行高下推力步骤。 执行低下推力步骤。 基于下降力步骤之一超过与其相关联的可接受公差，至少一个下压步骤被修改。 还公开了其它系统和方法。