公开(公告)号：US20110126078A1

公开(公告)日：2011-05-26

申请号：US12945597

申请日：2010-11-12

申请人： Yeong-Luh UENG ,  Kuan-Chieh Wang ,  Chun-Jung Chen ,  Tsung-Chieh Yang

发明人： Yeong-Luh UENG ,  Kuan-Chieh Wang ,  Chun-Jung Chen ,  Tsung-Chieh Yang

IPC分类号： H03M13/29 ,  G06F11/10

CPC分类号： H03M13/1174 ,  H03M13/1111 ,  H03M13/114 ,  H03M13/1515 ,  H03M13/6516

摘要： Configurable permutators in an LDPC decoder are provided. A partially-parallel architecture combined with the proposed permutators is used to mitigate the increase in implementation complexity for the multi-mode function. To overcome the difficulty in efficient implementation of a high-throughput decoder, the variable nodes are partitioned into several groups, and each group is processed sequentially in order to shorten the critical-path delay and, hence, increase the maximum operating frequency. In addition, shuffled message-passing decoding can be adopted in decoders according to the invention to increase the convergence speed, which reduces the number of iterations required to achieve a given bit-error-rate performance.

摘要翻译： 提供LDPC解码器中的可配置置换器。 结合所提出的置换器的部分并行架构被用于减轻多模式功能的实现复杂性的增加。 为了克服高吞吐量解码器的有效实现的难度，将可变节点划分成若干组，并且每个组被顺序地处理，以便缩短关键路径延迟，并因此增加最大工作频率。 此外，根据本发明的解码器中可以采用混洗消息传递解码来增加收敛速度，这降低了实现给定误码率性能所需的迭代次数。

公开(公告)号：US08549375B2

公开(公告)日：2013-10-01

申请号：US12945597

申请日：2010-11-12

申请人： Yeong-Luh Ueng ,  Kuan-Chieh Wang ,  Chun-Jung Chen ,  Tsung-Chieh Yang

发明人： Yeong-Luh Ueng ,  Kuan-Chieh Wang ,  Chun-Jung Chen ,  Tsung-Chieh Yang

IPC分类号： H04L1/00

CPC分类号： H03M13/1174 ,  H03M13/1111 ,  H03M13/114 ,  H03M13/1515 ,  H03M13/6516

摘要： Configurable permutators in an LDPC decoder are provided. A partially-parallel architecture combined with the proposed permutators is used to mitigate the increase in implementation complexity for the multi-mode function. To overcome the difficulty in efficient implementation of a high-throughput decoder, the variable nodes are partitioned into several groups, and each group is processed sequentially in order to shorten the critical-path delay and, hence, increase the maximum operating frequency. In addition, shuffled message-passing decoding can be adopted in decoders according to the invention to increase the convergence speed, which reduces the number of iterations required to achieve a given bit-error-rate performance.

摘要翻译： 提供LDPC解码器中的可配置置换器。 结合所提出的置换器的部分并行架构被用于减轻多模式功能的实现复杂性的增加。 为了克服高吞吐量解码器的有效实现的难度，将可变节点划分成若干组，并且每个组被顺序地处理，以便缩短关键路径延迟，并因此增加最大工作频率。 此外，根据本发明的解码器中可以采用混洗消息传递解码来增加收敛速度，这降低了实现给定误码率性能所需的迭代次数。

公开(公告)号：US09177664B2

公开(公告)日：2015-11-03

申请号：US13402615

申请日：2012-02-22

申请人： Tsung-Chieh Yang

发明人： Tsung-Chieh Yang

IPC分类号： G11C11/34 ,  G11C16/04 ,  G11C16/34 ,  G06F11/10 ,  G11C16/26

CPC分类号： G11C16/349 ,  G06F11/1048 ,  G11C16/26

摘要： An exemplary method for reading data stored in a flash memory. The method comprises: controlling the flash memory to perform a first read operation upon the memory cell with a first threshold voltage to obtain a first binary digit for representing a bit of the N bits data; performing an error correction hard decode according to the first binary digit; controlling the flash memory to perform a second read operation upon the memory cell with a second threshold voltage to obtain a second binary digit for representing the bit of the N bits data, if the error correction hard decode indicates an uncorrectable result; and performing an error correction soft decode according to the first binary digit and the second binary digit.

摘要翻译： 一种用于读取存储在闪速存储器中的数据的示例性方法。 该方法包括：控制闪存以对第一阈值电压对存储器单元执行第一读取操作，以获得用于表示N位数据的位的第一二进制数字; 根据第一个二进制数字执行纠错硬解码; 如果纠错硬解码指示不可校正的结果，则控制闪速存储器以具有第二阈值电压的存储器单元执行第二读取操作以获得用于表示N位数据的位的第二二进制数字; 以及根据所述第一二进制数字和所述第二二进制数字执行纠错软解码。

公开(公告)号：US08681569B2

公开(公告)日：2014-03-25

申请号：US13402550

申请日：2012-02-22

申请人： Tsung-Chieh Yang

发明人： Tsung-Chieh Yang

IPC分类号： G11C16/04

CPC分类号： G11C16/26 ,  G11C16/04 ,  G11C16/0408 ,  G11C16/06 ,  G11C16/10 ,  G11C16/16 ,  G11C16/3418 ,  G11C16/3431

摘要： A method for reading data stored in a flash memory. The flash memory comprises a plurality of memory cells and each memory cell has a particular threshold voltage The method includes: obtaining a first threshold voltage distribution representing threshold voltages of a first group of the memory cells; obtaining a second threshold voltage distribution representing threshold voltages of a second group of the memory cells, wherein the second threshold voltage distribution is different from the first threshold voltage distribution, and the first group of the memory cells comprises at least a part of the second group of the memory cells; and controlling the flash memory to perform at least one read operation upon the first group of the memory cells according to the second threshold voltage distribution.

摘要翻译： 一种用于读取存储在闪速存储器中的数据的方法。 闪速存储器包括多个存储单元，每个存储单元具有特定的阈值电压。该方法包括：获得表示第一组存储器单元的阈值电压的第一阈值电压分布; 获得表示第二组存储器单元的阈值电压的第二阈值电压分布，其中第二阈值电压分布不同于第一阈值电压分布，并且第一组存储器单元包括第二组的至少一部分 的记忆细胞; 以及控制所述闪速存储器，以根据所述第二阈值电压分布对所述第一组存储器单元执行至少一次读取操作。

公开(公告)号：US20120317462A1

公开(公告)日：2012-12-13

申请号：US13159398

申请日：2011-06-13

申请人： ZHEN-U LIU ,  Tsung-Chieh Yang

发明人： ZHEN-U LIU ,  Tsung-Chieh Yang

IPC分类号： H03M13/45 ,  G06F11/10

CPC分类号： H03M13/3753 ,  H03M13/09 ,  H03M13/1111 ,  H03M13/1128 ,  H03M13/1142 ,  H03M13/1575 ,  H03M13/175 ,  H03M13/2942 ,  H03M13/658

摘要： A method for controlling a message-passing algorithm (MPA) based decoding operation includes: gathering statistics data of syndromes obtained from executed iterations; and selectively adjusting a decoding operation in a next iteration to be executed according to the statistics data. A control apparatus for controlling an MPA based decoder includes an adjusting circuit and a detecting circuit. The detecting circuit is coupled to the adjusting circuit, and used for gathering statistics data of syndromes obtained from executed iterations, and selectively controlling the adjusting circuit to adjust a decoding operation in a next iteration to be executed according to the statistics data.

摘要翻译： 一种用于控制基于消息传递算法（MPA）的解码操作的方法包括：收集从执行迭代获得的综合征的统计数据; 并且根据统计数据选择性地调整要执行的下一次迭代中的解码操作。 用于控制基于MPA的解码器的控制装置包括调整电路和检测电路。 检测电路耦合到调节电路，用于收集从执行的迭代获得的综合征的统计数据，并且选择性地控制调整电路以根据统计数据在下一次迭代中调整要执行的解码操作。

公开(公告)号：US08120965B2

公开(公告)日：2012-02-21

申请号：US12785896

申请日：2010-05-24

申请人： Tsung-Chieh Yang

发明人： Tsung-Chieh Yang

IPC分类号： G11C16/06 ,  G11C16/04 ,  G11C29/00

CPC分类号： G11C16/26 ,  G11C11/5642

摘要： The invention provides a data read method. First, a training sequence stored in a storage unit of a memory is read according to at least one sense voltage to obtain a read-out training sequence. Whether the read-out training sequence is correct is then determined. When the read-out training sequence is not correct, the sense voltage is adjusted.

摘要翻译： 本发明提供一种数据读取方法。 首先，根据至少一个感测电压读取存储在存储器的存储单元中的训练序列，以获得读出训练序列。 然后确定读出训练序列是否正确。 当读出训练序列不正确时，调整感测电压。

公开(公告)号：US20120023387A1

公开(公告)日：2012-01-26

申请号：US13187499

申请日：2011-07-20

申请人： Wen-Long Wang ,  Tsung-Chieh Yang

发明人： Wen-Long Wang ,  Tsung-Chieh Yang

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H03M13/2906 ,  G06F11/1048 ,  H03M13/27 ,  H03M13/2918

摘要： A controlling method utilized in a flash memory device includes: compressing first data received from a host to generate second data; generating record data according to the first data and the second data where the record data records error correct coding (ECC) control information at least; executing ECC protection upon specific data selected from the first and second data to generate third data; and writing the third data into the flash memory device.

摘要翻译： 一种在闪速存储装置中使用的控制方法包括：压缩从主机接收的第一数据以产生第二数据; 根据第一数据和第二数据生成记录数据，其中记录数据至少记录错误校正编码（ECC）控制信息; 对从第一和第二数据中选择的特定数据执行ECC保护以产生第三数据; 并将第三数据写入闪存器件。

公开(公告)号：US20110258371A1

公开(公告)日：2011-10-20

申请号：US13089330

申请日：2011-04-19

申请人： Tsung-Chieh Yang ,  Hsiao-Te Chang ,  Wen-Long Wang

发明人： Tsung-Chieh Yang ,  Hsiao-Te Chang ,  Wen-Long Wang

IPC分类号： G06F12/02 ,  G11C16/04

CPC分类号： G11C11/5642 ,  G06F3/0604 ,  G06F3/0622 ,  G06F3/0629 ,  G06F3/0638 ,  G06F3/0679 ,  G11C11/5628 ,  G11C16/08 ,  G11C16/26

摘要： A method for performing memory access management includes: with regard to a same memory cell of a memory, according to a first digital value output by the memory, requesting the memory to output at least one second digital value, wherein the first digital value and the at least one second digital value are utilized for determining information of a same bit stored in the memory cell, and a number of various possible states of the memory cell is equal to a number of various possible combinations of all bit(s) stored in the memory cell; and based upon the at least one second digital value, generating/obtaining soft information of the memory cell, for use of performing soft decoding. An associated memory device and a controller thereof are also provided.

摘要翻译： 一种执行存储器访问管理的方法包括：关于存储器的相同存储单元，根据存储器输出的第一数字值，请求存储器输出至少一个第二数字值，其中第一数字值和 使用至少一个第二数字值来确定存储在存储单元中的相同位的信息，存储单元的各种可能状态的数量等于存储在存储单元中的所有位的各种可能组合的数量 记忆体; 并且基于所述至少一个第二数字值，生成/获取所述存储器单元的软信息，以用于执行软解码。 还提供了相关联的存储器件及其控制器。

公开(公告)号：US07052559B2

公开(公告)日：2006-05-30

申请号：US10809357

申请日：2004-03-26

申请人： Chang-Pin Chou ,  Her-Yueh Huang ,  Sheang-Wen Shyu ,  Kueng-Hueng Tseng ,  Tsung-Chieh Yang

发明人： Chang-Pin Chou ,  Her-Yueh Huang ,  Sheang-Wen Shyu ,  Kueng-Hueng Tseng ,  Tsung-Chieh Yang

IPC分类号： B23K35/363

CPC分类号： B23K35/362 ,  B23K35/34 ,  B23K35/3602

摘要： A welding flux for use in welding stainless steel parts to increase welding penetration, consisting essentially a base material obtained from manganese peroxide (MnO2), and an activator selected from a material group that includes zinc oxide (ZnO), silicon dioxide (SiO2), chromium oxide (CrO2), titanium dioxide (TiO2), molybdenum dioxide (MoO2), and iron oxide (Fe2O2).

摘要翻译： 一种用于焊接不锈钢部件以增加焊接渗透性的焊剂，主要由由过氧化锰（MnO 2 O 2）获得的基材组成，以及选自包括氧化锌（ZnO）的材料组的活化剂 ），二氧化硅（SiO 2），氧化铬（CrO 2 2），二氧化钛（TiO 2），二氧化钼（MoO _{2 ）和氧化铁（Fe 2 O 2 O 2）。}

公开(公告)号：US08898374B2

公开(公告)日：2014-11-25

申请号：US13188003

申请日：2011-07-21

申请人： Tsung-Chieh Yang

发明人： Tsung-Chieh Yang

IPC分类号： G06F12/02 ,  G06F12/06 ,  G11C7/00 ,  G06F12/00

CPC分类号： G06F12/0246 ,  G06F12/00 ,  G06F12/02 ,  G06F12/06 ,  G06F2212/7204 ,  G06F2212/7208 ,  G11C7/00

摘要： A flash memory device includes a flash memory and a controller. The flash memory includes a single level memory module and a multi level memory module. The single level memory module includes a first data bus and at least one single level cell flash memory. Each memory cell of the single level cell flash memory stores one bit of data. The multi level memory module includes a second data bus and at least one multi level cell flash memory. Each memory cell of the multi level cell flash memory stores more than one bit of data. The first data bus is coupled to the second data bus. During a write operation, the controller writes data to the single level memory module, and the single level memory module further transmits the data to the multi level memory module through the first and second data buses coupled therebetween without passing the data through the controller.

摘要翻译： 闪存设备包括闪存和控制器。 闪存包括单级存储器模块和多级存储器模块。 单级存储器模块包括第一数据总线和至少一个单级单元闪存。 单级单元闪存的每个存储单元存储一位数据。 多级存储器模块包括第二数据总线和至少一个多级单元闪存。 多级单元闪存的每个存储单元存储多于一位的数据。 第一数据总线耦合到第二数据总线。 在写入操作期间，控制器将数据写入单级存储器模块，并且单级存储器模块还通过耦合在其间的第一和第二数据总线将数据发送到多级存储器模块，而不通过控制器传送数据。