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    エピタキシャルシリコンウェーハ
    1.
    发明申请
    エピタキシャルシリコンウェーハ 审中-公开
    外延硅片

    公开(公告)号：WO2017018141A1

    公开(公告)日：2017-02-02

    申请号：PCT/JP2016/069980

    申请日：2016-07-06

    Applicant: 株式会社SUMCO

    Inventor： 鳥越　和尚 ,  小野　敏昭

    IPC: C30B29/06 ,  H01L21/20

    CPC classification number: H01L31/0288 ,  C30B15/203 ,  C30B15/305 ,  C30B25/18 ,  C30B29/06 ,  C30B30/04 ,  C30B33/02 ,  H01L21/20 ,  H01L21/3225 ,  H01L27/14687

    Abstract: 【課題】デバイス工程における任意の熱処理によって酸素析出物が成長する場合でもシリコン基板中のボロンの増速拡散を抑制することが可能なエピタキシャルシリコンウェーハを提供する。 【解決手段】エピタキシャルシリコンウェーハ１０は、ボロンがドープされたシリコン基板１１と、シリコン基板１１の表面に形成されたエピタキシャル層１３とを備え、シリコン基板中のボロン濃度が２．７×１０ １７ ａｔｏｍｓ／ｃｍ ３ 以上かつ１．３×１０ １９ ａｔｏｍｓ／ｃｍ ３ 以下であり、シリコン基板中の初期酸素濃度が１１×１０ １７ ａｔｏｍｓ／ｃｍ ３ 以下である。このエピタキシャルシリコンウェーハ１０は、例えば７００℃で３時間の熱処理と１０００℃で１６時間の熱処理とを順に行う酸素析出物評価熱処理を施した場合に、シリコン基板１１中の酸素析出物密度が１×１０ １０ 個／ｃｍ ３ 以下である。

    Abstract translation: [问题]提供一种外延硅晶片，其中即使当由于在器件工艺中的任意热处理而导致氧沉淀物生长时，其中可以抑制硅在硅衬底中的增强的扩散。 [解决方案]该外延硅晶片10包括掺杂有硼的硅衬底11和形成在硅衬底11的表面上的外延层13，其中：硅衬底中的硼浓度为2.7×10 17原子/ cm 3至 包括1.3×1019原子/ cm3; 并且硅衬底中的初始氧浓度小于或等于11×1017原子/ cm3。 当对外延硅晶片10进行例如氧沉淀评价热处理时，依次进行在700℃下热处理3小时，在1000℃下热处理16小时的氧析出物 硅衬底11中的密度小于或等于1×10 10 / cm 3。

    半導体装置およびその製造方法
    5.
    发明申请
    半導体装置およびその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2016129109A1

    公开(公告)日：2016-08-18

    申请号：PCT/JP2015/053997

    申请日：2015-02-13

    Applicant: ルネサスエレクトロニクス株式会社

    Inventor： 関川　宏昭

    IPC: H01L27/14 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/82 ,  H01L23/522 ,  H04N5/369

    CPC classification number: H01L27/14636 ,  H01L21/82 ,  H01L23/522 ,  H01L27/14 ,  H01L27/14607 ,  H01L27/14612 ,  H01L27/14621 ,  H01L27/14623 ,  H01L27/14627 ,  H01L27/14643 ,  H01L27/14683 ,  H01L27/14687

    Abstract: 　半導体装置は、半導体基板の上方に、互いに同層に形成された複数の配線（ＷＲ１１）と、複数の配線（ＷＲ１１）とそれぞれ同層に形成された複数の配線（ＷＲ１２）と、を有する。複数の配線（ＷＲ１１）は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｘ軸方向と交差するＹ軸方向にピッチ（ＰＴ１１）で配列され、複数の配線（ＷＲ１２）は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチ（ＰＴ１２）で配列されている。複数の配線（ＷＲ１１）は、複数の配線（ＷＲ１２）の各々とそれぞれ電気的に接続され、ピッチ（ＰＴ１１）は、ピッチ（ＰＴ１２）よりも小さい。

    Abstract translation: 该半导体装置具有：形成在半导体基板的上方的多条布线（WR11），所述布线形成在同一层上; 以及与布线（WR11）形成在同一层中的多条布线（WR12）。 布线（WR11）在俯视图中沿X轴方向延伸，并且以与X轴方向交叉的Y轴方向的间距（PT11）配置，并且布线（WR12）在X轴方向上延伸 并且在Y轴方向以间距（PT12）配置。 布线（WR11）分别与布线（WR12）电连接，间距（PT11）小于间距（PT12）。

    半導体装置、固体撮像素子、撮像装置、および電子機器
    6.
    发明申请
    半導体装置、固体撮像素子、撮像装置、および電子機器 审中-公开
    半导体器件，固态成像元件，成像器件和电子器件

    公开(公告)号：WO2016098594A1

    公开(公告)日：2016-06-23

    申请号：PCT/JP2015/083898

    申请日：2015-12-02

    Applicant: ソニー株式会社

    Inventor： 脇山　悟

    IPC: H01L27/14

    CPC classification number: H01L27/14618 ,  H01L27/14 ,  H01L27/14687

    Abstract: 　本技術は、フレアの発生と、ボンディング治具による干渉を防止しつつ、インピーダンス特性を向上させ、装置の小型化を図ることができるようにする半導体装置、固体撮像素子、撮像装置、および電子機器に関する。 カバーガラスと半導体素子との高さを揃えることにより、カバーガラスと半導体素子との距離を最短にすることで、半導体素子の側面に反射して入射する光により生じるフレアの発生を抑制すると共に、半導体素子と半導体撮像素子とのインピーダンス特性を改善させることができる。また、半導体素子に使用する治具の干渉を低減する。本技術は、CMOSイメージセンサに適用することができる。

    Abstract translation: 该技术涉及：能够防止由焊接夹具引起的火花和干扰的发生，提高阻抗特性，减小元件尺寸的半导体器件; 固态成像元件; 成像装置; 和电子设备。 通过使覆盖玻璃和半导体元件的高度对准并使覆盖玻璃和半导体元件之间的距离最小化，可以抑制由半导体元件的侧表面反射的入射光引起的扩口的发生，并且可以改善 半导体元件与半导体摄像元件之间的阻抗特性。 此外，可以减少半导体元件中使用的夹具的干扰。 该技术适用于CMOS图像传感器。

    CIRCUITRY FOR BIASING LIGHT SHIELDING STRUCTURES AND DEEP TRENCH ISOLATION STRUCTURES
    7.
    发明申请
    CIRCUITRY FOR BIASING LIGHT SHIELDING STRUCTURES AND DEEP TRENCH ISOLATION STRUCTURES 审中-公开
    偏光屏蔽结构和深层隔离结构的电路

    公开(公告)号：WO2016064811A1

    公开(公告)日：2016-04-28

    申请号：PCT/US2015/056371

    申请日：2015-10-20

    Applicant: SEMICONDUCTOR COMPONENTS INDUSTRIES, LLC

    Inventor： BORTHAKUR, Swarnal ,  SULFRRIDGE, Marc

    IPC: H01L27/14 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/146 ,  H04N5/369

    CPC classification number: H01L27/14623 ,  H01L27/1462 ,  H01L27/1463 ,  H01L27/14636 ,  H01L27/1464 ,  H01L27/14687 ,  H04N5/2354 ,  H04N5/238 ,  H04N5/335 ,  H04N5/3698

    Abstract: An imaging system (100) may include an image sensor die (102) stacked on top of a digital signal processor (DSP) die (104). Through-oxide vias (TOVs) (128) may be formed in the image sensor die (102) and may extend at least partially into in the DSP die (104) to facilitate communications between the image sensor die (102) and the DSP die (104). The image sensor die (102) may include light shielding structures (126) for preventing reference photodiodes (116') in the image sensor die (102) from receiving light and in-pixel grid structures (200) for preventing cross-talk between adjacent pixels (116). The light shielding structure (126) may receive a desired biasing voltage through a corresponding TOV (128), an integral plug structure (190), and/or a connection that makes contact directly with a polysilicon gate (192). The in-pixel grid (200) may have a peripheral contact (200') that receives the desired biasing voltage through a light shield (210), a conductive strap (210), a TOV (300), and/or an aluminum pad (450).

    Abstract translation: 成像系统（100）可以包括堆叠在数字信号处理器（DSP）管芯（104）顶部的图像传感器管芯（102）。 可以在图像传感器管芯（102）中形成贯通氧化物通孔（TOV）（128），并且可以至少部分地延伸到DSP管芯（104）中，以便于图像传感器管芯（102）和DSP管芯 （104）。 图像传感器管芯（102）可以包括用于防止图像传感器管芯（102）中的参考光电二极管（116'）接收光和像素内栅格结构（200）的遮光结构（126），以防止相邻 像素（116）。 遮光结构（126）可以通过相应的TOV（128），一体式插塞结构（190）和/或与多晶硅栅极（192）直接接触的连接来接收期望的偏置电压。 像素内栅格（200）可以具有通过光屏蔽（210），导电带（210），TOV（300）和/或铝垫（210）接收期望的偏置电压的外围接触件（200' （450）。

    INTEGRATED DEVICE FOR TEMPORAL BINNING OF RECEIVED PHOTONS
    8.
    发明申请
    INTEGRATED DEVICE FOR TEMPORAL BINNING OF RECEIVED PHOTONS 审中-公开
    用于时间绑定接收到的光子的集成设备

    公开(公告)号：WO2016022998A3

    公开(公告)日：2016-04-14

    申请号：PCT/US2015044360

    申请日：2015-08-07

    Applicant: QUANTUM SI INC

    Inventor： ROTHBERG JONATHAN M ,  FIFE KEITH G ,  BOISVERT DAVID

    IPC: G01N21/64 ,  G01S17/89

    CPC classification number: G01N21/6428 ,  C12Q1/6869 ,  G01N21/6408 ,  G01N21/645 ,  G01N21/6458 ,  G01N2021/6439 ,  G01N2021/6441 ,  G01N2201/06113 ,  G01N2201/0697 ,  G01S7/4863 ,  G01S7/4865 ,  H01L27/14603 ,  H01L27/14687 ,  H01L27/14812

    Abstract: An integrated circuit includes a photodetection region configured to receive incident photons. The photodetection region is configured to produce a plurality of charge carriers in response to the incident photons. The integrated circuit also includes at least one charge carrier storage region. The integrated circuit also includes a charge carrier segregation structure configured to selectively direct charge carriers of the plurality of charge carriers into the at least one charge carrier storage region based upon times at which the charge carriers are produced.

    Abstract translation: 集成电路包括配置成接收入射光子的光电探测区域。 光检测区域被配置成响应于入射光子而产生多个电荷载流子。 该集成电路还包括至少一个电荷载流子存储区域。 该集成电路还包括电荷载流子分离结构，该电荷载流子分离结构被配置为基于产生电荷载流子的时间选择性地将多个电荷载流子的电荷载流子导入至少一个电荷载流子存储区域。

    固体撮像素子および電子機器
    9.
    发明申请
    固体撮像素子および電子機器 审中-公开
    固态图像捕获元件和电子设备

    公开(公告)号：WO2016027682A1

    公开(公告)日：2016-02-25

    申请号：PCT/JP2015/072321

    申请日：2015-08-06

    Applicant: ソニー株式会社

    Inventor： 大竹　悠介 ,  若野　壽史 ,  佐野　拓也 ,  田中　裕介 ,  田谷　圭司 ,  針渕　英男 ,  田内　栄一 ,  岩下　博紀 ,  松本　晃

    IPC: H01L27/146 ,  H01L21/8234 ,  H01L27/088

    CPC classification number: H01L27/14612 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/146 ,  H01L27/14605 ,  H01L27/14607 ,  H01L27/14687 ,  H01L29/1033 ,  H01L29/42372

    Abstract: 　本開示は、イオン注入により形成される素子分離領域を有する増幅トランジスタのノイズと白キズの発生を抑制することができるようにする固体撮像素子および電子機器に関する。 増幅トランジスタは、イオン注入により形成される素子分離領域を有する。増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、選択トランジスタのゲート絶縁膜に比べて薄く、増幅トランジスタの素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、チャネル領域絶縁膜に比べて厚い。本開示は、例えば、CMOSイメージセンサ等に適用することができる。

    Abstract translation: 本公开涉及能够抑制由于具有通过离子注入形成的元件隔离区域的放大晶体管而引起的噪声和白色缺陷的发生的固态图像捕获元件和电子设备。 放大晶体管具有通过离子注入形成的元件隔离区。 在放大晶体管的沟道区域上至少为部分栅极绝缘膜的沟道区绝缘膜比选择晶体管的栅极绝缘膜和元件隔离区域绝缘膜薄， 在放大晶体管的元件隔离区域上的部分栅绝缘膜的厚度比沟道区绝缘膜厚。 本公开可以应用于例如CMOS图像传感器。

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