公开(公告)号：WO2019049980A1

公开(公告)日：2019-03-14

申请号：PCT/JP2018/033178

申请日：2018-09-07

Applicant: 日本電気株式会社

Inventor： 辻　幸秀 ,  阪本　利司 ,  宮村　信 ,  根橋　竜介 ,  多田　あゆ香 ,  白　旭

IPC: H03K19/177 ,  G06F11/16 ,  G11C29/00 ,  H01L21/8239 ,  H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC classification number: G06F11/16 ,  G11C29/00 ,  H01L21/8239 ,  H01L27/105 ,  H01L45/00 ,  H01L49/00 ,  H03K19/177

Abstract: 冗長ビットを持たない再構成回路としてアプリケーションを高密度に実装することと、冗長性を持たせて継続的なアプリケーション動作を可能とすることを両立するために、相補型素子を含む複数のスイッチセルを有するクロスバースイッチ回路に構成されるクロスバーメモリと、クロスバーメモリから入力される複数の信号のうち少なくとも一つを選択して出力するマルチプレクサとによって構成される第１のルックアップテーブルと、クロスバーメモリとマルチプレクサとによって構成される第２のルックアップテーブルと、第１のルックアップテーブルの出力ノードと、第２のルックアップテーブルの出力ノードとに接続され、第１のルックアップテーブルの出力ノードと第２のルックアップテーブルの出力ノードとを電気的に導通もしくは非導通の状態に切り替えるスイッチとを備える再構成回路とする。

公开(公告)号：WO2014163098A2

公开(公告)日：2014-10-09

申请号：PCT/JP2014/059702

申请日：2014-04-02

Applicant: 太陽誘電株式会社

Inventor： 佐藤　正幸 ,  勝　満徳 ,  吉田　英明 ,  小堤　博之

IPC: G11C11/413 ,  H03K19/177

CPC classification number: G11C11/418 ,  G11C8/18 ,  G11C11/419 ,  H03K19/177

Abstract: 【課題】システムオンチップデバイスにおけるメモリアクセスの消費電力を抑制する。 【解決手段】クロックに同期して演算処理を実行するプロセッサと、前記クロックに非同期で動作する記憶部と、前記プロセッサから前記記憶部に出力されるアドレスの遷移を検出するアドレス遷移検出部を備え、前記アドレス遷移検出部は、前記アドレスの遷移を検出する場合、前記記憶部のワード線をアクティブにすることを特徴とするシステムオンチップデバイス。

Abstract translation: [问题]限制片上系统的存储器存取功耗。 [解决方案]一种片上系统，其特征在于具有与时钟同步地执行计算处理的处理器，与所述时钟不同步地操作的存储单元，以及检测地址中的转换的地址转换检测单元 从处理器输出到存储单元，以及地址转换检测单元，当检测到地址转换时激活存储单元的字线。

公开(公告)号：WO2014079747A1

公开(公告)日：2014-05-30

申请号：PCT/EP2013/073707

申请日：2013-11-13

Applicant: TECHNISCHE UNIVERSITÄT WIEN

Inventor： MAHMOUDI, Hiwa ,  WINDBACHER, Thomas ,  SVERDLOV, Viktor ,  SELBERHERR, Siegfried

IPC: G11C11/16 ,  G11C13/00 ,  H03K19/177

CPC classification number: G11C11/16 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  G11C13/0028 ,  G11C13/0069 ,  G11C2013/0071 ,  G11C2013/0073 ,  G11C2013/0078 ,  G11C2213/79 ,  H03K19/177

Abstract: The invention relates to an electronic circuit (200, 400) comprising a plurality of bit cells (210, 410) arranged in an array and being selectable by row lines (222, 422) and column lines (232, 432), at least one row driver (220, 420), at least one column driver (230, 430), and a readout circuit (260, 460), wherein each bit cell (210, 410) comprises an access transistor (214, 414) and a non-volatile resistive- switching element (212, 412) with at least two resistance states, wherein, in order to write a new data (T_n+1) in a target bit cell (T), said new data depending on a data (S_n) of a source bit cell (S) and on a data (T_n) stored by the target bit cell (T) before sad writing, the row driver (220, 420) and the column driver (230, 430) are capable to simultaneously apply a first selecting voltage (V_s) to a first row line (222, 422) to select the target bit cell (210, 410), a secod selecting voltage (V_p-s) to a second row line (222', 422') to select the source bit cell (210', 410'), and a logic current (l imp) to at least one column line (232, 432), wherein the first selecting voltage (V_s) is higher than the second selecting voltage (V_p-s), such that in response to the voltages applied to the target and source bit cells, the access transistor of the target bit cell ha a lower resistance than the access transistor of the source bit cell.

Abstract translation: 本发明涉及一种电子电路（200,400），其包括以阵列布置并可由行线（222,422）和列线（232,432）选择的多个位单元（210,410），至少一个 行驱动器（220,420），至少一个列驱动器（230,430）和读出电路（260,460），其中每个位单元（210,410）包括存取晶体管（214,414）和非驱动器 具有至少两个电阻状态的易失性电阻开关元件（212,412），其中为了在目标位单元（T）中写入新数据（T_n + 1），所述新数据取决于数据（S_n ）和源字节单元（S）之间的数据（T_n）和目标位单元（T）存储的数据（T_n）之前，行驱动器（220,420）和列驱动器（230,430）能够同时 对第一行线（222,422）施加第一选择电压（V_s）以选择目标位单元（210,410），将第二选择电压（V_p-s）施加到第二行线（222'，422' ）来选择源位单元（210'，410' ）和至少一个列线（232,432）的逻辑电流（I imp），其中所述第一选择电压（V_s）高于所述第二选择电压（V_p-s），使得响应于所述电压 施加到目标和源位单元，目标位单元的存取晶体管比源位单元的存取晶体管具有更低的电阻。

公开(公告)号：WO2012171988A1

公开(公告)日：2012-12-20

申请号：PCT/EP2012/061267

申请日：2012-06-14

Applicant: CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  UNIVERSITE MONTPELLIER 2 ,  GUILLEMENET, Yoann ,  TORRES, Lionel

Inventor： GUILLEMENET, Yoann ,  TORRES, Lionel

IPC: G11C11/412 ,  G11C11/419 ,  G11C13/00 ,  G11C11/16 ,  G11C14/00

CPC classification number: G11C13/0002 ,  G11C11/161 ,  G11C13/0028 ,  G11C14/00 ,  G11C14/0054 ,  G11C14/0081 ,  H03K19/177

Abstract: The invention concerns a memory device comprising at least one memory cell comprising: first and second pairs of cross-coupled transistors; and a first resistance switching element (202) coupled between a first supply voltage (VDD, GND) and a first transistor of said first pair of transistors and programmed to have one of first and second resistances; and control circuitry adapted to store a data value (D NV ) at said first and second storage nodes by coupling said first storage node to said second supply voltage (V DD , GND), the data value being determined by the programmed resistance of the first resistance switching element.

Abstract translation: 本发明涉及一种包括至少一个存储单元的存储器件，包括：第一和第二对交叉耦合晶体管; 以及耦合在所述第一对晶体管的第一电源电压（VDD，GND）和第一晶体管之间并被编程为具有第一和第二电阻之一的第一电阻切换元件（202） 以及控制电路，其适于通过将所述第一存储节点耦合到所述第二电源电压（VDD，GND）来存储在所述第一和第二存储节点处的数据值（DNV），所述数据值由所述第一电阻切换的编程电阻 元件。

公开(公告)号：WO2011151103A1

公开(公告)日：2011-12-08

申请号：PCT/EP2011/055947

申请日：2011-04-14

Applicant: ENDRESS+HAUSER GMBH+CO.KG ,  SCHLACHTER, Marc ,  GIRARDEY, Romuald

Inventor： SCHLACHTER, Marc ,  GIRARDEY, Romuald

IPC: H03K19/177 ,  H03L7/181

CPC classification number: H03K19/177 ,  H03L7/099 ,  H03L7/16

Abstract: Eine Schaltung 1 umfasst: einen FPGA 2, welcher eine FLL-Schaltung 5 aufweist; einen Referenztaktgeber 4 einer ersten Frequenz oder einen Referenztakteingang zum Empfang eines Referenztakts ersten Frequenz; einen programmierbaren Oszillator 3, welcher ein Taktsignal für den FPGA 2 ausgibt, wobei die FLL-Schaltung 5 dazu ausgelegt ist, eine erste Zahl von Taktsignalen des programmierbaren Oszillators 4 während einer zweiten Zahl von Perioden des Referenztakts zu erfassen, wobei die erste Zahl größer ist als die zweite Zahl, und ein Rückkopplungssignal auszugeben, um das Verhältnis zwischen der ersten Zahl und der zweiten Zahl zu steuern, indem das Rückkopplungssignal auf die Frequenz des programmierbaren Oszillators einwirkt.

Abstract translation: 一种电路1包括：一个具有FPGA的PLL电路5 2; 4第一频率或用于接收参考时钟的第一频率的参考时钟输入的基准时钟; 其输出的时钟信号为FPGA 2，其中所述FLL电路5被设计成检测所述可编程振荡器4的时钟信号的第一数目的可编程振荡器3，而参考时钟，其中所述第一数量大于的周期的第二数目 输出大于第二数量，以及反馈信号由反馈信号作用到所述可编程振荡器的频率以控制所述第一数目和第二数目之间的比率。

公开(公告)号：WO2010136007A3

公开(公告)日：2011-02-24

申请号：PCT/DE2010000514

申请日：2010-05-08

Applicant: FORSCHUNGSZENTRUM JUELICH GMBH ,  RWTH AACHEN ,  LINN EIKE ,  KUEGELER CARSTEN ,  ROSEZIN ROLAND DANIEL ,  WASER RAINER

Inventor： LINN EIKE ,  KUEGELER CARSTEN ,  ROSEZIN ROLAND DANIEL ,  WASER RAINER

IPC: G11C13/00 ,  G11C11/56 ,  G11C13/02 ,  H03K19/177

CPC classification number: G11C13/0002 ,  G11C13/00 ,  G11C13/004 ,  G11C13/0069 ,  G11C13/02 ,  G11C2013/0073 ,  G11C2213/15 ,  G11C2213/71 ,  G11C2213/77 ,  H03K19/177

Abstract: The invention relates to a memory element, to stacking, and to a memory matrix in which said memory element can be used, to a method for operating the memory matrix, and to a method for determining the truth value of a logic operation in an array composed of the memory elements. The memory element has at least one first stable state 0 and a second stable state 1. By applying a first write voltage V0, said memory element can be transferred into the high-impedance state 0 and by applying a second write voltage V1, it can be transferred into the likewise high-impedance state 1. By applying a read voltage VR, the amount of which is smaller than the write voltages V0 and V1, the memory element exhibits different electrical resistance values. In the parasitic current paths occurring in a memory matrix, the memory element acts as a high-impedance resistor, without in principle being limited to unipolar switching. A method has been developed, with which an array composed of the memory elements according to the invention can be turned into a gate for arbitrary logic operations.

Abstract translation: 本发明涉及一种存储元件，堆叠和存储器阵列，其中使用这种存储元件，用于操作所述存储器阵列和确定在所述存储器元件的阵列的逻辑运算的真值的方法的方法。 该存储元件具有至少一个第一稳定状态0和第二稳定1个状态。 通过在该存储元件施加第一写入电压V0可以在高阻抗状态0和通过将第二写入电压被转换成高阻抗状态也1 V1。 当一个读出电压VR，其在量值小于写入电压V0和V1的应用，所述存储器元件具有不同的电阻值。 存储元件作用于在存储器阵列中存在的寄生电流路径为高值电阻器而不限于单极切换原理之中。 我们已经开发出由根据本发明的存储元件的配置可以用于随机逻辑的操作的栅极进行的方法。

公开(公告)号：WO2010136007A2

公开(公告)日：2010-12-02

申请号：PCT/DE2010/000514

申请日：2010-05-08

Applicant: FORSCHUNGSZENTRUM JÜLICH GMBH ,  RHEINISCH-WESTFÄLISCHE TECHNISCHE HOCHSCHULE AACHEN (RWTH) ,  LINN, Eike ,  KÜGELER, Carsten ,  ROSEZIN, Roland Daniel ,  WASER, Rainer

Inventor： LINN, Eike ,  KÜGELER, Carsten ,  ROSEZIN, Roland Daniel ,  WASER, Rainer

IPC: G11C13/02

CPC classification number: G11C13/0002 ,  G11C13/00 ,  G11C13/004 ,  G11C13/0069 ,  G11C13/02 ,  G11C2013/0073 ,  G11C2213/15 ,  G11C2213/71 ,  G11C2213/77 ,  H03K19/177

Abstract: Die Erfindung betrifft ein Speicherelement, eine Stapelung und eine Speichermatrix, in denen dieses Speicherelement einsetzbar ist, Verfahren zum Betreiben der Speichermatrix sowie Verfahren zur Bestimmung des Wahrheitswerts einer logischen Verknüpfung in einer Anordnung aus den Speicherelementen. Das Speicherelement weist mindestens einen ersten stabilen Zustand 0 und einen zweiten stabilen Zustand 1 auf. Durch Anlegen einer ersten Schreibspannung V 0 lässt sich dieses Speicherelement in den hochohmigen Zustand 0 und durch Anlegen einer zweiten Schreibspannung V 1 in den ebenfalls hochohmigen Zustand 1 überführen. Bei Anlegen einer Auslesespannung V R , welche betragsmäßig kleiner ist als die Schreibspannungen V 0 und V 1 , zeigt das Speicherelement unterschiedliche elektrische Widerstandswerte. Das Speicherelement fungiert in den in einer Speichermatrix auftretenden parasitären Strompfaden als hochohmiger Widerstand, ohne dabei prinzipiell auf unipolares Schalten eingeschränkt zu sein. Es wurde ein Verfahren entwickelt, mit dem eine Anordnung aus den erfindungsgemäßen Speicherelementen zu einem Gatter für beliebige logische Verknüpfungen gemacht werden kann.

Abstract translation: 本发明涉及一种存储元件，堆叠和存储器阵列，其中使用这种存储元件，用于操作所述存储器阵列和确定在所述存储器元件的阵列的逻辑运算的真值的方法的方法。 该存储元件具有至少一个第一稳定状态0和第二稳定1个状态。 通过在该存储元件施加第一写入电压V0可以在高阻抗状态0和通过将第二写入电压被转换成高阻抗状态也1 V1。 当一个读出电压VR，其在量值小于写入电压V0和V1的应用，所述存储器元件具有不同的电阻值。 存储元件作用于在存储器阵列中存在的寄生电流路径为高值电阻器而不限于单极切换原理之中。 我们已经开发出由根据本发明的存储元件的配置可以用于随机逻辑的操作的栅极进行的方法。

公开(公告)号：WO2008131143A3

公开(公告)日：2008-12-11

申请号：PCT/US2008060696

申请日：2008-04-17

Applicant: CYPRESS SEMICONDUCTOR CORP ,  SNYDER WARREN ,  SULLAM BERT

Inventor： SNYDER WARREN ,  SULLAM BERT

IPC: H03K19/177

CPC classification number: H03K19/177

Abstract: An apparatus includes a configuration memory coupled to one or more structural arithmetic elements, the configuration memory to store values that cause the structural arithmetic elements to perform various functions. The apparatus also includes a system controller to dynamically load the configuration memory with values, and to prompt the structural arithmetic elements to perform functions according to the values stored by the configuration memory.

Abstract translation: 一种设备包括耦合到一个或多个结构运算元件的配置存储器，配置存储器存储使结构运算元件执行各种功能的值。 该装置还包括系统控制器，用于动态地向配置存储器加载值，并且提示结构算术元件根据配置存储器存储的值执行功能。

公开(公告)号：WO2008022582A1

公开(公告)日：2008-02-28

申请号：PCT/CN2007/070427

申请日：2007-08-06

Applicant: 贾良红

Inventor： 贾良红

IPC: G06F15/00 ,  H03K21/00

CPC classification number: H03K19/177 ,  H03K21/026

Abstract: A general counter for increment type encoder, consists of a Complex Programmable Logic Device (4) and a data storage part, a data input part, a data output part and a pulse signal input part which are connected with the Complex Programmable Logic Device (4). The data storage part comprises a nonvolatile data memory (1), an address latch (2), a Single Chip Micyoco (3) and the Complex Programmable Logic Device (4) in bidirectional connection. The data input part comprises a circle number data latch (5), a pulse number per circle data latch (6), a circle number reset switch (7) and a 16-bit dialing code switch (8) connected with the Complex Programmable Logic Device (4) monodirectionally. The data output part comprises a circle number data transceiver (9), a pulse number per circle data transceiver (10), a circle number data driver (11) and a pulse number per circle data driver (12) connected with the Complex Programmable Logic Device (4) monodirectionally. The pulse signal input part comprises an input pulse signal selection switch (13), a photoelectric coupler I (14), a photoelectric coupler II (15) and a long line driving receiver (16) connected with the Complex Programmable Logic Device (4) monodirectionally.

公开(公告)号：WO2006026019A3

公开(公告)日：2006-04-13

申请号：PCT/US2005027176

申请日：2005-07-28

Applicant: DEHON ANDRE

Inventor： DEHON ANDRE

IPC: H03K19/173

CPC classification number: H01L27/11803 ,  H03K19/177 ,  H03K19/17704

Abstract: An apparatus and methods for interconnecting a plurality of nanoscale programmable logic array (PLA) clusters are disclosed. The appartus allows PLA clusters to be built at nanoscale dimensions, signal restoration to occur at the nanoscale, and interconnection between PLA clusters to be performed with nanoscale wiring. The nanoscale PLA, restoration, and interconnect arrangements can be constructed without using lithographic patterning to produce the nanoscale feature sizes and wire pitches. The nanoscale interconnection of the plurality of nanoscale PLA clusters can implement any logic function or any finite state machine. The nanoscale interconnect allows Manhattan (X,Y grid) routing between arbitrary nanoscale PLA clusters. The methods teach how to interconnect nanoscale PLAs with nanoscale interconnect and how to build arbitrary logic with nanoscale feature sizes without using lithography to pattern the nanoscale features.

Abstract translation: 公开了一种用于互连多个纳米尺度可编程逻辑阵列（PLA）群集的装置和方法。 该配件允许PLA簇以纳米级尺寸构建，信号恢复发生在纳米级，并且PLA簇之间的互连将使用纳米级布线进行。 可以构建纳米尺度PLA，恢复和互连布置，而不使用平版印刷图案以产生纳米尺寸特征尺寸和线间距。 多个纳米尺度PLA簇的纳米尺度互连可以实现任何逻辑功能或任何有限状态机。 纳米尺度互连允许曼哈顿（X，Y网格）在任意纳米级PLA集群之间布线。 该方法教导了如何将纳米级PLA与纳米尺度互连互连，以及如何使用纳米级特征尺寸构建任意逻辑，而无需使用光刻技术对纳米尺度特征进行图案化。