公开(公告)号：WO2004030028A2

公开(公告)日：2004-04-08

申请号：PCT/DE2003/003068

申请日：2003-09-16

Applicant: INFINEON TECHNOLOGIES AG ,  GÖBEL, Bernd ,  MOLL, Peter ,  SCHUMANN, Dirk ,  SEIDL, Harald

Inventor： GÖBEL, Bernd ,  MOLL, Peter ,  SCHUMANN, Dirk ,  SEIDL, Harald

IPC: H01L

CPC classification number: H01L27/10888 ,  H01L21/76895 ,  H01L27/10864 ,  H01L27/10894

Abstract: Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, bei dem im Speicherbereich (I) elektrische Kontakte (20) für erste leitfähige Strukturen (1) hergestellt werden und die ersten leitfähigen Strukturen (1) kontaktiert werden, ohne seitlich von den ersten leitfähigen Strukturen (1) angeordnete zweite leitfähige Strukturen (2) zu kontaktieren, die seitlich an die ersten leitfähigen Strukturen (1) angrenzen oder zu dicht neben ihnen angeordnet sind, um selektiv zu ihnen lithographisch maskiert werden zu können. Erfindungsgemäß werden die ersten leitfähigen Strukturen (1) kontaktiert, indem im Speicherbereich in Höhe der ersten leitfähigen Strukturen (1) oberhalb der zweiten leitfähigen Strukturen (2) nach einer Planarisierung eine leitfähige Schicht (L), die im Logikbereich beispielsweise zur Fertigung von Gateelektroden eingesetzt wird, abgeschieden und strukturiert wird. Dabei werden Zwischenkontakte (10) strukturiert, die so breit sind, daß Kontaktlöcher für die elektrischen Kontakte (20) auf ihnen justiert werden können. Die Abscheidung einer Nitridschicht zum Schutz der zweiten leitfähigen Strukturen (2) erübrigt sich dadurch.

Abstract translation: 本发明涉及一种用于制造在其中为第一导电结构（1）的存储器区域（I）（20）制备的半导体集成电路的电接触，并且所述第一导电结构（1）由所述第一结构没有横向导电接触 （2）（1）设置在第二导电图案，以接触施加于第一导电图案的侧面（1）抵接或挨着它们紧密地布置成选择性地掩蔽以它们能够光刻。 根据本发明，第一导电结构（1）由所述存储区域在已经在所述逻辑区域被使用过的第二导电结构（2）平坦化，导电层（L）后上面的第一导电结构（1）的电平相接触，例如用于生产栅电极的 是，沉积并图案化。 在这种情况下，中间触点（10）是结构化的，其是如此之宽的电触头（20），该接触孔可以调整到它们。 氮化物层用于保护所述第二导电结构（2）的沉积，从而需要。

公开(公告)号：WO2003007355A2

公开(公告)日：2003-01-23

申请号：PCT/EP2002/007507

申请日：2002-07-05

Applicant: INFINEON TECHNOLOGIES AG ,  KRÖNKE, Matthias ,  STAUB, Ralf ,  WANG, Kae-Horng

Inventor： KRÖNKE, Matthias ,  STAUB, Ralf ,  WANG, Kae-Horng

IPC: H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/10829

Abstract: Es werden einen (oder mehrere) Kontakte auf einem oder mehreren aktiven Bereichen einer Halbleiterscheibe, wobei auf den zu kontaktierenden aktiven Bereichen eine oder mehrere isolierte Steuerleitungen angeordnet sein können, erzeugt. Bei den Steuerleitungen kann es sich beispielsweise um Gateleitungen handeln. Das Halbleiterbauelement wird wie folgt hergestellt: Aufbringen einer Polysiliziumschicht auf die Halbleiterscheibe, Strukturieren der Polysiliziumschicht, um einen Polysiliziumkontakt über dem aktiven Bereich zu erzeugen, wobei der Polysiliziumkontakt die beiden Steuerleitungen zumindest zum Teil überdeckt, Aufbringen einer ersten Isolatorschicht auf die Halbleiterscheibe unter Einbettung des Polysiliziumkontakts, teilweises Abtragen der ersten Isolatorschicht unter Freilegung der Deckfläche des Polysiliziumkontakts und Aufbringen einer Metallschicht auf der Halbleiterscheibe zur elektrischen Kontaktierung des Polysiliziumkontakts.

Abstract translation:

是在半导体晶片的一个或多个有源区之一（或更多）接触，其中可以放置在要被接触的有源区的一个或K＆ouml多种分离的控制线;可以生成。 控制线可以是例如栅极线。 的半导体器件如下制造：在半导体晶片上沉积多晶硅层，多晶硅层图案化以形成多晶硅接触导航用途，以产生活性区域，其中，上述多晶硅接触的两个控制线至少部分地导航用途berdeckt，在半导体晶片上沉积第一绝缘层 下的多晶硅接触的嵌入，部分地去除所述第一绝缘层以暴露该多晶硅接触的Deckfl BEAR表面和半导体晶片上施加金属层用于使多晶硅接触的电接触。

公开(公告)号：WO2002103805A1

公开(公告)日：2002-12-27

申请号：PCT/US2002/019075

申请日：2002-06-13

Applicant: HRL LABORATORIES, LLC ,  BAUKUS, John, P. ,  CHOW, Lap-Wai ,  CLARK, William, M., Jr.

Inventor： BAUKUS, John, P. ,  CHOW, Lap-Wai ,  CLARK, William, M., Jr.

IPC: H01L29/78

CPC classification number: H01L27/0203 ,  H01L21/76895 ,  H01L21/823462 ,  H01L23/576 ,  H01L27/0883 ,  H01L29/7834 ,  H01L2924/0002 ,  Y10S257/922 ,  H01L2924/00

Abstract: A permanently-ON MOS transistor (21) comprises silicon source and drain regions (9) of a first conductivity type in a silicon well region (3) of a second conductivity type. A silicon contact region (15) of the first conductivity types is buried in the well region, said contact region contacting said source region and said drain region. A first gate insulating layer (2) is selectively placed over the silicon source and drain regions. A second gate insulating layer (7) is selectively placed over the first gate insulating layer and over the silicon contact region. A polysilicon gate region (8', 8") is placed over the second gate insulating layer.

Abstract translation: 永久导通的MOS晶体管（21）包括在第二导电类型的硅阱区域（3）中的第一导电类型的硅源极和漏极区域（9）。 第一导电类型的硅接触区域（15）被掩埋在阱区域中，所述接触区域与所述源极区域和所述漏极区域接触。 第一栅极绝缘层（2）选择性地放置在硅源极和漏极区域上。 第二栅极绝缘层（7）被选择性地放置在第一栅极绝缘层上方和硅接触区域上方。 多晶硅栅极区域（8'，8“）放置在第二栅极绝缘层上。

公开(公告)号：WO2002103785A2

公开(公告)日：2002-12-27

申请号：PCT/US2002/019074

申请日：2002-06-13

Applicant: HRL LABORATORIES, LLC ,  BAUKUS, James, P. ,  CHOW, Lap-Wai ,  CLARK, William, M., Jr.

Inventor： BAUKUS, James, P. ,  CHOW, Lap-Wai ,  CLARK, William, M., Jr.

IPC: H01L21/8234

CPC classification number: H01L27/02 ,  H01L21/76895 ,  H01L23/573 ,  H01L27/0203

Abstract: An integrated circuit structure for MOS-type devices comprising a silicon substrate of a first conductivity type; a first gate insulating regions selectivelyplaced over the silicon substrate of the first conductivity type; a first polycrystallinesilicon layer selectively placed over the silicon substrate of the first conductivity type;a second gate insulating regions selectively placed over the first gate insulating regionsand the first polycrystalline silicon layer; a second polycrystalline silicon layer selectivelyplaced over the second gate insulating regions; first buried silicon regions of a second conductivity type, buried within the silicon substrate of the first conductivity type, placedunder the first polycrystalline silicon layer and in contact therewith; and second buriedsilicon regions of the second conductivity type, buried within the silicon substrate of the first conductivity type, placed under the second gate insulating regions, under the secondpolycrystalline silicon layer and insulated therefrom.

Abstract translation: 一种用于MOS器件的集成电路结构，包括第一导电类型的硅衬底; 选择性地放置在第一导电类型的硅衬底上的第一栅绝缘区; 选择性地放置在第一导电类型的硅衬底上的第一多晶硅层;选择性地放置在第一栅极绝缘区域和第一多晶硅层上的第二栅极绝缘区域; 选择性地放置在第二栅绝缘区上的第二多晶硅层; 第一导电类型的第一掩埋硅区域，埋在第一导电类型的硅衬底内，放置在第一多晶硅层之下并与其接触; 以及第二导电类型的第二掩埋硅区域，其被埋置在第二导电类型的硅衬底内，放置在第二栅极绝缘区域下方，在第二多晶硅层下方并与其绝缘。

公开(公告)号：WO2002086967A2

公开(公告)日：2002-10-31

申请号：PCT/EP2002/004308

申请日：2002-04-18

Applicant: INFINEON TECHNOLOGIES AG ,  STAUB, Ralf ,  AMON, Jürgen ,  URBANSKY, Norbert

Inventor： STAUB, Ralf ,  AMON, Jürgen ,  URBANSKY, Norbert

IPC: H01L23/00

CPC classification number: H01L21/76808 ,  H01L21/28512 ,  H01L21/76807 ,  H01L21/76877 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/10829 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10894 ,  Y10S257/905

Abstract: Gemäß der Erfindung ist bei der Kontaktierung einer Bitleitung mit einem Auswahltransistor einer dynamischen Speichereinheit auf einer Halbleiterscheibe das Auffüllen eines Kontaktloches mit einem Metall oder einer Metalllegierung vorgesehen, wobei das Halbleitersubstrat im Kontaktloch eine Dotierung aufweist und zwischen dem Halbleitersubstrat und der Metallfüllung eine Liner-Schicht eingebracht ist.

Abstract translation: 根据本发明，配备有动态存储器单元的半导体晶片上的选择晶体管设置填充有金属或在与位线相接触的金属合金的接触孔，所述接触孔的半导体基板的掺杂和引入的半导体基板和金属填充物之间的衬垫层 是。

公开(公告)号：WO2002075812A1

公开(公告)日：2002-09-26

申请号：PCT/JP2002/001003

申请日：2002-02-07

Applicant: 株式会社 日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ ,  山田 悟 ,  榎本 裕之 ,  齋藤 暢哉 ,  川越 剛

Inventor： 山田 悟 ,  榎本 裕之 ,  齋藤 暢哉 ,  川越 剛

IPC: H01L27/108

CPC classification number: H01L27/10885 ,  H01L21/76831 ,  H01L21/7684 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/10814 ,  H01L27/10888 ,  H01L27/10891 ,  H01L27/10894 ,  H01L27/10897

Abstract: A side-wall insulating film (11) composed of a silicon oxide film is formed on the side wall of a gate electrode (7) (word line WL) to reduce pair word line capacity components as a main component of a bit line capacity. When a silicon oxide film (31) at the upper portion of a contact hole (12) is dry-etched to form a bit line connecting hole in the upper part of the gate electrode's (7) (word line WL) space, a nitride silicon film (19) working as an etching stopper is provided on the lower layer of the silicon oxide film (31) so as to reduce that portion of the bottom of the hole which sinks below the top surface of a cap insulating film (9).

Abstract translation: 在栅电极（7）（字线WL）的侧壁上形成由氧化硅膜构成的侧壁绝缘膜（11），以减少作为位线容量的主要成分的对字线容量分量。 当在接触孔（12）的上部的氧化硅膜（31）被干蚀刻以在栅电极（7）（字线WL）空间的上部形成位线连接孔时，氮化物 在氧化硅膜（31）的下层设置用作蚀刻阻挡层的硅膜（19），以便减小在帽绝缘膜（9）的顶面下方凹陷的孔的底部的部分， 。

公开(公告)号：WO0159850A3

公开(公告)日：2002-03-07

申请号：PCT/US0103992

申请日：2001-02-07

Applicant: MICRON TECHNOLOGY INC

Inventor： AGARWAL VISHNU K

IPC: H01L21/02 ,  H01L21/768 ,  H01L21/8242 ,  H01L29/92

CPC classification number: H01L28/40 ,  H01L21/76895 ,  H01L27/1085

Abstract: Systems, devices, structures, and methods are described that inhibit atomic migration that creates an open contact between a metallization layer and a conductive layer of a semiconductor structure. A layer (130) of an inhibiting substance may be used to inhibit a net flow of atoms so as to maintain conductivity between the metallization layer (140) and the conductive layer of the semiconductor structure (128). Such layer of inhibiting substance acts even with the presence of point defects for a given temperature.

Abstract translation: 描述了抑制在金属化层和半导体结构的导电层之间形成开放接触的原子迁移的系统，器件，结构和方法。 可以使用抑制物质的层（130）来抑制原子的净流动，以保持金属化层（140）和半导体结构（128）的导电层之间的导电性。 这种抑制物质层即使在给定温度下存在点缺陷也起作用。

公开(公告)号：WO00049660A1

公开(公告)日：2000-08-24

申请号：PCT/US2000/003690

申请日：2000-02-11

IPC: H01L21/02 ,  H01L21/285 ,  H01L21/768 ,  H01L21/8246 ,  H01L27/115 ,  H01L21/8242

CPC classification number: H01L27/11502 ,  H01L21/28568 ,  H01L21/76895 ,  H01L27/11585 ,  H01L27/1159 ,  H01L28/55 ,  H01L28/60 ,  H01L28/75

Abstract: A diffusion barrier layer (130, 136, 329, 320, 321, 630) in an integrated circuit is located to inhibit undesired diffusion of chemical species from local interconnects (158, 318, 319, 339, 658) into layered superlattice material in a thin film (124, 324, 624) memorycapacitor (128, 328, 600). The diffusion barrier layer comprises iridium oxide. The thinfilm of layered superlattice material is ferroelectric or nonferroelectric, high-dielectric constant material. Preferably, the thin film comprises ferroelectric layered superlattice material. The diffusion barrier layer is located between a local interconnect and the memory capacitor. Preferably, the diffusion barrier layer is in direct contact with the local interconnect. The iridium-oxide diffusion barrier is effective for preventing diffusion of metals, silicon and other chemical species.

Abstract translation: 位于集成电路中的扩散阻挡层（130,136,329,320,321,630）被定位成阻止化学物质从局部互连（158,318,319,339,658）的不希望的扩散到层状超晶格材料中 薄膜（124,324,624）存储器电容器（128,328,600）。 扩散阻挡层包括氧化铱。 分层超晶格材料的薄膜是铁电或非电介质的高介电常数材料。 优选地，薄膜包括铁电层状超晶格材料。 扩散阻挡层位于局部互连和存储电容之间。 优选地，扩散阻挡层与局部互连直接接触。 氧化铱扩散阻挡层对于防止金属，硅等化学物质的扩散是有效的。

公开(公告)号：WO00007241A1

公开(公告)日：2000-02-10

申请号：PCT/US1999/002459

申请日：1999-02-05

IPC: H01L21/76 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/8234 ,  H01L23/52 ,  H01L23/535 ,  H01L27/088 ,  H01L21/74

CPC classification number: H01L23/535 ,  H01L21/76895 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method of fabricating a buried local interconnect (190) in a substrate (20) and an integrated circuit (10) incorporating the same are provided. The method includes the steps forming a trench (240) in the substrate (20) and forming a first insulating layer (80) in the trench (240). A conductor layer (250) is formed on the first insulating layer (80). A portion of the conductor layer (250) is removed to define a local interconnect layer (190) and a second insulating layer (270) is formed in the trench (240) covering the local interconnect layer (190). The method provides for a local interconnect layer (190) buried beneath a dielectric layer of an integrated circuit, such as a shallow trench isolation layer. Areas of a substrate above the silicon-silicon dioxide interface formerly reserved for local interconnect layers in conventional processing may now be used for additional conductor lines.

Abstract translation: 提供了一种在衬底（20）中制造掩埋的局部互连（190）的方法和包括其的集成电路（10）。 该方法包括在衬底（20）中形成沟槽（240）并在沟槽（240）中形成第一绝缘层（80）的步骤。 在第一绝缘层（80）上形成导体层（250）。 去除导体层（250）的一部分以限定局部互连层（190），并且覆盖局部互连层（190）的沟槽（240）中形成第二绝缘层（270）。 该方法提供了掩埋在诸如浅沟槽隔离层的集成电路的介电层下方的局部互连层（190）。 以前用于常规处理中的局部互连层的硅 - 二氧化硅界面上方的衬底区域现在可用于附加的导体线。

公开(公告)号：WO99049508A1

公开(公告)日：1999-09-30

申请号：PCT/US1998/026991

申请日：1998-12-17

IPC: H01L21/60 ,  H01L21/768 ,  H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/76897 ,  H01L21/76895

Abstract: A method of forming a contact in a flash memory device utilizes a local interconnect process technique. The local interconnect process technique allows the contact to butt against or overlap a stacked gate associated with the memory cell. The contact can include tungsten. The stacked gate is covered by a barrier layer which also covers the insulative spacers.

Abstract translation: 在闪速存储器件中形成触点的方法利用局部互连处理技术。 局部互连处理技术允许接触件与存储器单元相关联的堆叠栅极对接或重叠。 接触可以包括钨。 堆叠的栅极被也覆盖绝缘间隔物的阻挡层覆盖。