公开(公告)号：WO2017052774A1

公开(公告)日：2017-03-30

申请号：PCT/US2016/044751

申请日：2016-07-29

Applicant: QUALCOMM INCORPORATED

Inventor： GU, Shiqun ,  KIM, Daeik, Daniel ,  NOWAK, Matthew, Michael ,  KIM, Jonghae ,  YUN, Changhan, Hobie ,  LAN, Je-Hsiung, Jeffrey ,  BERDY, David, Francis

IPC: H01L27/12 ,  H01L29/66

CPC classification number: H01L27/1203 ,  H01L21/304 ,  H01L21/30604 ,  H01L21/76251 ,  H01L21/76802 ,  H01L21/76877 ,  H01L21/76895 ,  H01L21/823481 ,  H01L21/84 ,  H01L23/49894 ,  H01L23/528 ,  H01L23/66 ,  H01L27/088 ,  H01L27/092 ,  H01L27/1222 ,  H01L27/1248 ,  H01L27/1255 ,  H01L27/1266 ,  H01L29/1087 ,  H01L29/66772

Abstract: An integrated circuit (IC) includes a first semiconductor device on a glass substrate. The first semiconductor device includes a first semiconductive region of a bulk silicon wafer. The IC includes a second semiconductor device on the glass substrate. The second semiconductor device includes a second semiconductive region of the bulk silicon wafer. The IC includes a through substrate trench between the first semiconductive region and the second semiconductive region. The through substrate trench includes a portion disposed beyond a surface of the bulk silicon wafer.

Abstract translation: 集成电路（IC）包括玻璃基板上的第一半导体器件。 第一半导体器件包括体硅晶片的第一半导体区域。 IC包括在玻璃基板上的第二半导体器件。 第二半导体器件包括本体硅晶片的第二半导体区域。 IC包括在第一半导体区域和第二半导体区域之间的贯穿衬底沟槽。 贯通衬底沟道包括设置在体硅晶片的表面之外的部分。

公开(公告)号：WO2017039784A1

公开(公告)日：2017-03-09

申请号：PCT/US2016/038229

申请日：2016-06-17

Applicant: CYPRESS SEMICONDUCTOR CORPORATION

Inventor： ZHANG, Renhua ,  XUE, Lei ,  SUGINO, Rinji

IPC: H01L27/115 ,  H01L29/792 ,  H01L21/3205 ,  H01L21/02

CPC classification number: H01L27/11582 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/28282 ,  H01L21/31111 ,  H01L21/76895 ,  H01L23/528 ,  H01L27/1157 ,  H01L29/04 ,  H01L29/1037 ,  H01L29/161 ,  H01L29/167 ,  H01L29/513 ,  H01L29/518

Abstract: A 3-D/vertical non-volatile (NV) memory device such as 3-D NAND flash memory and fabrication method thereof, the NV memory device includes vertical openings disposed in a stack of alternating stack layers of first stack layers and second stack layers over a wafer, a multi-layer dielectric disposed over an inner sidewall of each opening, a first channel layer disposed over the multi-layer dielectric, and a second channel layer disposed over the first channel layer, in which at least one of the first or second channel layers includes polycrystalline germanium or silicon-germanium.

Abstract translation: 一种3-D /垂直非易失性（NV）存储器件，例如3-D NAND闪速存储器及其制造方法，NV存储器件包括垂直开口，其设置在第一堆叠层和第二堆叠层的交替堆叠层的堆叠中 设置在每个开口的内侧壁上的多层电介质，设置在所述多层电介质上的第一沟道层和设置在所述第一沟道层上的第二沟道层，其中，所述第一沟道层中的至少一个 或第二通道层包括多晶锗或硅 - 锗。

公开(公告)号：WO2016192264A1

公开(公告)日：2016-12-08

申请号：PCT/CN2015/091822

申请日：2015-10-13

Applicant: 京东方科技集团股份有限公司

Inventor： 宁策 ,  张方振

IPC: H01L27/12 ,  H01L21/28 ,  H01L21/84

CPC classification number: H01L27/127 ,  H01L21/28 ,  H01L21/30 ,  H01L21/76895 ,  H01L21/84 ,  H01L27/1225 ,  H01L27/124 ,  H01L27/1248 ,  H01L29/41733 ,  H01L29/45 ,  H01L29/458 ,  H01L29/4908 ,  H01L29/6675 ,  H01L29/66969 ,  H01L29/78663 ,  H01L29/78672 ,  H01L29/78684

Abstract: 提供了一种阵列基板及其制备方法、显示装置。阵列基板的制备方法至少包括以下步骤：形成第一电极层、栅金属层和第一非氧化物绝缘材料层，第一非氧化物绝缘材料层形成于栅金属层的上表面上；采用一次构图工艺形成包括第一电极（1）和栅极（2）的图形，在该构图工艺完成后，在栅极（2）上还形成有第一非氧化物绝缘层（3）以及在栅极（2）下方还形成有属于所述第一电极层的第一子电极（4）。阵列基板的制备方法简单，并且有利于阵列基板和显示装置量产化。

公开(公告)号：WO2016160120A1

公开(公告)日：2016-10-06

申请号：PCT/US2016/016379

申请日：2016-02-03

Applicant: QUALCOMM INCORPORATED

Inventor： SONG, Stanley Seungchul ,  XU, Jeffrey Junhao ,  RIM, Kern ,  YANG, Da ,  ZHU, John Jianhong ,  BAO, Junjing ,  MOJUMDER, Niladri Narayan ,  MACHKAOUTSAN, Vladimir ,  BADAROGLU, Mustafa ,  YEAP, Choh Fei

IPC: H01L29/417 ,  H01L29/66 ,  H01L29/78 ,  H01L21/764

CPC classification number: H01L21/76897 ,  H01L21/32139 ,  H01L21/76829 ,  H01L21/76834 ,  H01L21/76895 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823475 ,  H01L23/535 ,  H01L27/0886 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/785

Abstract: A fin-type semiconductor device includes a gate structure and a source/drain structure. The fin-type semiconductor device also includes a gate hardmask structure coupled to the gate structure. The gate hardmask structure comprises a first material. The fin-type semiconductor device further includes a source/drain hardmask structure coupled to the source/drain structure. The source/drain hardmask structure comprises a second material with a different etch selectivity than the first material.

Abstract translation: 翅片型半导体器件包括栅极结构和源极/漏极结构。 翅片型半导体器件还包括耦合到栅极结构的栅极硬掩模结构。 门硬掩模结构包括第一材料。 翅片型半导体器件还包括耦合到源极/漏极结构的源极/漏极硬掩模结构。 源极/漏极硬掩模结构包括具有与第一材料不同的蚀刻选择性的第二材料。

公开(公告)号：WO2016046901A1

公开(公告)日：2016-03-31

申请号：PCT/JP2014/075193

申请日：2014-09-24

Applicant: 新電元工業株式会社

Inventor： 井上　徹人 ,  菅井　昭彦 ,  中村　俊一

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/1608 ,  G06F17/5068 ,  H01L21/02529 ,  H01L21/76895 ,  H01L23/535 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0642 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66068 ,  H01L29/66666 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/7827

Abstract: 　炭化ケイ素半導体装置は、第1導電型炭化ケイ素層３２と、第２導電型炭化ケイ素層３６と、ゲートトレンチ２０と、ゲートトレンチ２０内に設けられたゲート電極７９と、ゲートトレンチ２０よりも深い深さまで形成されたプロテクショントレンチ１０と、を備えている。水平方向において、ゲートトレンチ２０と、ゲートトレンチ２０の一部のみを水平方向で取り囲むプロテクショントレンチ１０の両方を含む領域がセル領域となり、水平方向において、プロテクショントレンチ１０を含み、ゲートパッド８９又は当該ゲートパッド８９に接続された引き回し電極が配置される領域がゲート領域となる。セル領域のゲートトレンチ２０の上方及びゲート領域に第２導電部材８１が設けられ、当該第２導電部材８１は、セル領域のうちプロテクショントレンチ１０が設けられていない箇所の上方を経て、セル領域のゲートトレンチ２０の上方からゲート領域にわたって配置されている。

Abstract translation: 该碳化硅半导体器件具有：第一导电型碳化硅层32; 第二导电型碳化硅层36; 栅极沟槽20; 设置在栅沟槽20中的栅电极79; 以及形成为比栅极沟槽20深的保护沟槽10.在水平方向上，包括栅沟槽20和保护沟槽10两者的区域被设定为单元区域，所述保护沟槽在水平方向上包围， 只有栅极沟槽20的一部分，并且在水平方向上设置有包括保护沟槽10的区域，并且设置连接到栅极焊盘89的栅极焊盘89或布线电极作为栅极区域。 第二导电构件81设置在单元区域中的栅极沟槽20的上方，并且在栅极区域中，并且第二导电构件81经由单元区域上方经由单元区域中的栅极沟槽20的上方设置在栅极区域的上方 没有设置保护沟槽10的区域。

公开(公告)号：WO2016039970A1

公开(公告)日：2016-03-17

申请号：PCT/US2015/046522

申请日：2015-08-24

Applicant: QUALCOMM INCORPORATED

Inventor： ZHU, John, Jianhong ,  RIM, Kern ,  SONG, Stanley, Seungchul ,  XU, Jeffrey, Junhao

IPC: H01L27/02 ,  H01L23/522 ,  H01L23/528 ,  H01L23/538 ,  H01L21/768

CPC classification number: H01L23/535 ,  H01L21/76895 ,  H01L27/0207 ,  H01L27/0688 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Tie-off structures for middle-of-line (MOL) manufactured integrated circuits, and related methods are disclosed. As a non-limiting example, the tie-off structure may be used to tie-off a drain or source of a transistor to the gate of the transistor, such as provided in a dummy gate used for isolation purposes. In this regard in one aspect, a MOL stack is provided that includes a metal gate connection that is coupled to a metal layer through metal structure disposed in and above a dielectric layer above a gate associated with the metal gate connection. By coupling the metal gate connection to the metal layer, the gate of a transistor may be coupled or "tied-off" to a source or drain element of the transistor. This may avoid the need to etch the metal gate connection provided below the dielectric layer to provide sufficient connectivity between the metal layer and the metal gate connection.

Abstract translation: 公布了中线（MOL）制造集成电路的结合结构及相关方法。 作为非限制性示例，可以使用结合结构将晶体管的漏极或源极结合到晶体管的栅极，例如在用于隔离目的的虚拟栅极中提供。 在这方面，在一方面，提供了一种MOL堆叠，其包括金属栅极连接，金属栅极连接通过设置在与金属栅极连接相关联的栅极上方的电介质层中和上方的金属结构耦合到金属层。 通过将金属栅极连接耦合到金属层，晶体管的栅极可以耦合或“截止”到晶体管的源极或漏极元件。 这可以避免需要蚀刻在介电层下方提供的金属栅极连接，以在金属层和金属栅极连接之间提供足够的连通性。

公开(公告)号：WO2016039968A1

公开(公告)日：2016-03-17

申请号：PCT/US2015/046518

申请日：2015-08-24

Applicant: QUALCOMM INCORPORATED

Inventor： ZHU, John, Jianhong ,  RIM, Kern ,  SONG, Stanley, Seungchul ,  XU, Jeffrey, Junhao ,  YANG, Da

IPC: H01L27/02 ,  H01L23/522 ,  H01L23/528 ,  H01L23/538 ,  H01L21/768

CPC classification number: H01L23/53257 ,  H01L21/0217 ,  H01L21/76802 ,  H01L21/76831 ,  H01L21/76877 ,  H01L21/76895 ,  H01L23/522 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5329 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Middle-of-line (MOL) manufactured integrated circuits (ICs) employing local interconnects of metal lines using an elongated via are disclosed. Related methods are also disclosed. In particular, different metal lines in a metal layer may need to be electrically interconnected during a MOL process for an IC. In this regard, to allow for metal lines to be interconnected without providing such interconnections above the metal lines that may be difficult to provide in a printing process for example, in an exemplary aspect, an elongated or expanded via(s) is provided in a MOL layer in an IC. The elongated via is provided in the MOL layer below the metal layer in the MOL layer and extended across two or more adjacent metal layers in the metal layer of the MOL layer. Moving the interconnections above the MOL layer can simplify the manufacturing of ICs, particularly at low nanometer (nm) node sizes.

Abstract translation: 公开了采用使用细长通孔的金属线的局部互连的中线（MOL）制造的集成电路（IC）。 还公开了相关方法。 特别地，金属层中的不同金属线可能需要在IC的MOL工艺期间电连接。 在这方面，为了允许金属线互连，而不在例如在示例性方面中在印刷过程中难以提供的金属线上方提供这样的互连，在一个或多个金属线中提供细长或扩张的通孔 IC中的MOL层。 细长通道设置在MOL层中的金属层下方的MOL层中，并且延伸穿过MOL层的金属层中的两个或更多个相邻的金属层。 移动MOL层上方的互连可以简化IC的制造，特别是在纳米（nm）节点尺寸较小的情况下。

公开(公告)号：WO2015138543A1

公开(公告)日：2015-09-17

申请号：PCT/US2015/019850

申请日：2015-03-11

Applicant: QUALCOMM INCORPORATED

Inventor： SONG, Stanley Seungchul ,  YEAP, Choh Fei ,  WANG, Zhongze ,  MOJUMDER, Niladri ,  BADAROGLU, Mustafa

IPC: H01L21/768 ,  H01L23/528 ,  H01L23/532

CPC classification number: H01L21/76879 ,  H01L21/02167 ,  H01L21/76829 ,  H01L21/76841 ,  H01L21/76843 ,  H01L21/76883 ,  H01L21/76895 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/53257 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Systems and methods are directed to an integrated circuit comprising a reduced height M1 metal line formed of an exemplary material with lower mean free path than Copper, for local routing of on-chip circuit elements of the integrated circuit, wherein the height of the reduced height M1 metal line is lower than a minimum allowed or allowable height of a conventional M1 metal line formed of Copper. The exemplary materials for forming the reduced height M1 metal line include Tungsten (W), Molybdenum (Mo), and Ruthenium (Ru), wherein these exemplary materials also exhibit lower capacitance and lower RC delays than Copper, while providing high electromigration reliability.

Abstract translation: 系统和方法涉及一种集成电路，其包括由具有比铜的平均自由路径更低的示例性材料形成的减小的高度M1金属线，用于集成电路的片上电路元件的局部布线，其中降低的高度 M1金属线低于由铜形成的常规M1金属线的最小允许或允许的高度。 用于形成还原高度M1金属线的示例性材料包括钨（W），钼（Mo）和钌（Ru），其中这些示例性材料还具有比铜更低的电容和更低的RC延迟，同时提供高电迁移可靠性。

公开(公告)号：WO2015094305A1

公开(公告)日：2015-06-25

申请号：PCT/US2013/076673

申请日：2013-12-19

Applicant: INTEL CORPORATION ,  WEBB, Milton Clair ,  BOHR, Mark ,  GHANI, Tahir ,  LIAO, Szuya S.

Inventor： WEBB, Milton Clair ,  BOHR, Mark ,  GHANI, Tahir ,  LIAO, Szuya S.

IPC: H01L21/336

CPC classification number: H01L29/0649 ,  H01L21/76895 ,  H01L21/823821 ,  H01L21/823878 ,  H01L23/535 ,  H01L27/0924 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

Abstract: Self-aligned gate edge and local interconnect structures and methods of fabricating self-aligned gate edge and local interconnect structures are described. In an example, a semiconductor structure includes a semiconductor fin disposed above a substrate and having a length in a first direction. A gate structure is disposed over the semiconductor fin, the gate structure having a first end opposite a second end in a second direction, orthogonal to the first direction. A pair of gate edge isolation structures is centered with the semiconductor fin. A first of the pair of gate edge isolation structures is disposed directly adjacent to the first end of the gate structure, and a second of the pair of gate edge isolation structures is disposed directly adjacent to the second end of the gate structure.

Abstract translation: 描述了自对准栅极边缘和局部互连结构以及制造自对准栅极边缘和局部互连结构的方法。 在一个示例中，半导体结构包括设置在基板上方并且具有沿第一方向的长度的半导体鳍片。 栅极结构设置在半导体鳍上方，栅极结构具有与第一方向正交的第二端相对于第二端的第一端。 一对栅极边缘隔离结构以半导体鳍为中心。 一对栅极边缘隔离结构中的第一个直接邻近栅极结构的第一端设置，并且该对栅极边缘隔离结构中的第二个直接邻近栅极结构的第二端设置。

公开(公告)号：WO2014209278A1

公开(公告)日：2014-12-31

申请号：PCT/US2013/047542

申请日：2013-06-25

Applicant: INTEL CORPORATION ,  MORROW, Patrick ,  JUN, Kimin ,  WEBB, M. Clair ,  NELSON, Donald W.

Inventor： MORROW, Patrick ,  JUN, Kimin ,  WEBB, M. Clair ,  NELSON, Donald W.

IPC: H01L21/768 ,  H01L27/105 ,  H01L21/28

CPC classification number: H01L27/0688 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/8221 ,  H01L21/823431 ,  H01L21/845 ,  H01L23/5386 ,  H01L27/0886 ,  H01L27/1104 ,  H01L27/1116 ,  H01L27/1211 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Monolithic 3D ICs employing one or more local inter-level interconnect integrated intimately with at least one structure of at least one transistor on at least one transistor level within the 3D IC. In certain embodiments the local inter-level interconnect intersects a gate electrode or a source/drain region of at least one transistor and extends through at least one inter-level dielectric layer disposed between a first and second transistor level in the 3D IC. Local inter-level interconnects may advantageously make a direct vertical connection between transistors in different levels of the 3D IC without being routed laterally around the footprint (i.e., lateral, or planar, area) of either the overlying or underlying transistor level that is interconnected.

Abstract translation: 使用一个或多个本地级间互连的单片3D IC，其与3D IC内的至少一个晶体管级上的至少一个晶体管的至少一个结构紧密集成。 在某些实施例中，局部级间互连与至少一个晶体管的栅电极或源/漏区相交，并延伸穿过设置在3D IC中的第一和第二晶体管级之间的至少一个级间介质层。 有利地，本地级间互连可以在3D IC的不同级别中的晶体管之间进行直接垂直连接，而不会横向绕过互连的上覆或下伏晶体管级的覆盖区（即，横向或平面区域）。