公开(公告)号：WO2023089470A1

公开(公告)日：2023-05-25

申请号：PCT/IB2022/060931

申请日：2022-11-14

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM DEUTSCHLAND GMBH

Inventor： XIE, Ruilong ,  FROUGIER, Julien ,  NOGAMI, Takeshi ,  YU, Roy ,  PRANATHARTHIHARAN, Balasubramanian

IPC: H01L21/74 ,  H01L21/768 ,  H01L21/8234 ,  H01L23/528 ,  H01L23/535 ,  H01L27/088

Abstract: A semiconductor device is provided. The semiconductor device includes a protective liner, and a buried power rail on a first portion of the protective liner, wherein the protective liner is on opposite sides of the buried power rail. The semiconductor device further includes a source/drain on a second portion of the protective liner, wherein the source/drain is offset from the buried power rail, and a source/drain contact on the source/drain and in electrical communication with the buried power rail.

公开(公告)号：WO2015088737A1

公开(公告)日：2015-06-18

申请号：PCT/US2014/066676

申请日：2014-11-20

Applicant: QUALCOMM INCORPORATED

Inventor： YANG, Bin ,  LI, Xia ,  CHIDAMBARAM, PR

IPC: H01L21/336 ,  H01L21/74 ,  H01L29/78 ,  H01L29/10 ,  H01L29/205

CPC classification number: H01L29/1045 ,  H01L21/743 ,  H01L29/1054 ,  H01L29/1087 ,  H01L29/205 ,  H01L29/66522 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7834 ,  H01L29/7848 ,  H01L29/785

Abstract: An apparatus comprises a substrate. The apparatus also comprises a diffusion barrier formed on a surface of a first region of the substrate. The diffusion barrier is formed using a first material having a first band gap energy. The apparatus further comprises a channel region formed on a surface of the diffusion barrier. The channel region is formed using a second material having a second band gap energy that is lower than the first band gap energy. The apparatus further comprises a back gate contact coupled to the first region of the substrate.

Abstract translation: 一种装置包括基板。 该装置还包括形成在基板的第一区域的表面上的扩散阻挡层。 使用具有第一带隙能量的第一材料形成扩散阻挡层。 该装置还包括形成在扩散阻挡层的表面上的沟道区。 沟道区域使用具有低于第一带隙能量的第二带隙能量的第二材料形成。 该装置还包括耦合到衬底的第一区域的背栅极接触。

公开(公告)号：WO2015054785A1

公开(公告)日：2015-04-23

申请号：PCT/CA2014/050993

申请日：2014-10-15

Applicant: CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.

Inventor： LEE, Soogeun

IPC: H01L21/74 ,  H01L27/04 ,  H01L27/108

CPC classification number: H01L27/10844 ,  H01L21/76844 ,  H01L21/76865 ,  H01L23/5223 ,  H01L23/53238 ,  H01L23/53295 ,  H01L27/108 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/75 ,  H01L28/87 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A high capacitance embedded metal interconnect capacitor and associated fabrication processes are disclosed for using a directional barrier metal formation sequence in a dual damascene copper process to form multi-layer stacked copper interconnect structure having reduced barrier metal layer formation at the bottom of each via hole so that the multi- layer stacked copper interconnect structure may be readily removed and replaced with high capacitance MIM capacitor layers.

Abstract translation: 公开了一种高电容嵌入式金属互连电容器和相关的制造工艺，用于在双镶嵌铜工艺中使用方向性阻挡金属形成顺序，以形成在每个通孔底部形成减少的阻挡金属层形成的多层堆叠铜互连结构， 可以容易地去除多层堆叠铜互连结构并用高电容MIM电容器层代替。

公开(公告)号：WO2013110533A1

公开(公告)日：2013-08-01

申请号：PCT/EP2013/050736

申请日：2013-01-16

Applicant: AMS AG

Inventor： KRAFT, Jochen ,  TEVA, Jordi ,  CASSIDY, Cathal ,  KOPPITSCH, Günther

IPC: H01L21/74 ,  H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/743 ,  H01L21/76877 ,  H01L21/76898 ,  H01L2224/02372

Abstract: The semiconductor device comprises a substrate (1) of semiconductor material, a contact hole (2) reaching from a surface (10) into the substrate, and a contact metalization (12) arranged in the contact hole, so that the contact metalization forms an internal substrate contact (4) on the semiconductor material at least in a bottom area (40) of the contact hole.

Abstract translation: 半导体器件包括半导体材料的衬底（1），从表面（10）到达衬底的接触孔（2）和布置在接触孔中的接触金属化（12），使得接触金属化形成 至少在所述接触孔的底部区域（40）中的半导体材料上的内部衬底接触（4）。

公开(公告)号：WO2013007705A1

公开(公告)日：2013-01-17

申请号：PCT/EP2012/063442

申请日：2012-07-09

Applicant: STMICROELECTRONICS S.R.L. ,  ABAGNALE, Giovanni

Inventor： ABAGNALE, Giovanni

IPC: H01L29/417 ,  H01L21/74

CPC classification number: H01L21/743 ,  H01L29/2003 ,  H01L29/7787 ,  H01L29/872

Abstract: An electronic device includes a silicon substrate (2) having a first side and a second side. A structural layer of gallium nitride (6) is formed over the first side of the silicon substrate and includes an active area of the electronic device. A transition layer (8) is provided between the substrate and the structural layer. The transition layer electrically and/or thermally insulated the substrate and the structural layer from one another. A via hole (20) made of a conductive material extends through the structural layer and the transition layer. The via hole is electrically and/or thermally connected to the active area of the electronic device and to the substrate.

Abstract translation: 电子设备包括具有第一侧和第二侧的硅衬底（2）。 在硅衬底的第一侧上形成氮化镓（6）的结构层，并且包括电子器件的有源区。 在基板和结构层之间提供过渡层（8）。 过渡层将衬底和结构层彼此电和/或热绝缘。 由导电材料制成的通孔（20）延伸穿过结构层和过渡层。 通孔与电子器件的有源区域和衬底电气和/或热连接。

公开(公告)号：WO2011091655A1

公开(公告)日：2011-08-04

申请号：PCT/CN2010/075135

申请日：2010-07-14

Applicant: 中国科学院上海微系统与信息技术研究所 ,  陈静 ,  黄晓橹 ,  罗杰馨 ,  伍青青 ,  王曦

Inventor： 陈静 ,  黄晓橹 ,  罗杰馨 ,  伍青青 ,  王曦

IPC: H01L21/265 ,  H01L21/336 ,  H01L21/74

CPC classification number: H01L21/26586 ,  H01L29/66545 ,  H01L29/78615

公开(公告)号：WO2009101870A1

公开(公告)日：2009-08-20

申请号：PCT/JP2009/051700

申请日：2009-02-02

Applicant: 日本電気株式会社 ,  田能村 昌宏

Inventor： 田能村 昌宏

IPC: H01L21/338 ,  H01L21/28 ,  H01L21/74 ,  H01L21/76 ,  H01L27/095 ,  H01L29/06 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L21/8258 ,  H01L21/7605 ,  H01L21/8252 ,  H01L27/0605 ,  H01L29/2003 ,  H01L29/7787 ,  H01L29/802

Abstract: 　配線の断線やショートを生じずに、低コスト化と素子間の電気的絶縁を図ることができる半導体装置を提供する。 　半導体素子、並びに、半導体素子の直下に存在する低抵抗層を、接地された貫通ビアで囲むため、半導体素子は電気的に遮蔽される。そのため、隣接素子間との電気的絶縁が可能になる。従って、再成長技術や溝を形成する必要が無いため、配線の断線やショートを生じずに、低コストで電気的絶縁が可能になる。

Abstract translation: 提供了一种低成本的半导体器件，其中元件彼此电绝缘，而不会发生布线的断开和短路。 由于半导体元件正下方存在的半导体元件和低电阻层被接地的通孔包围，所以半导体元件被电屏蔽。 因此，半导体元件可以与相邻元件电绝缘。 由于不需要再生技术和形成沟槽，所以以低成本提供电绝缘，而不会产生断线和布线短路。

公开(公告)号：WO2009070336A1

公开(公告)日：2009-06-04

申请号：PCT/US2008/013227

申请日：2008-11-26

Applicant: SPANSION LLC ,  INOUE, Fumihiko ,  MARUYAMA, Takayuki ,  SATO, Masayuki

Inventor： INOUE, Fumihiko ,  MARUYAMA, Takayuki ,  SATO, Masayuki

IPC: H01L21/28 ,  H01L21/8246 ,  H01L27/115 ,  H01L29/792 ,  H01L29/423 ,  H01L21/768 ,  H01L21/8247 ,  H01L29/788 ,  H01L21/74

CPC classification number: H01L27/115 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/743 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/7887 ,  H01L29/7923

Abstract: The method for manufacturing the semiconductor device, which includes the steps of forming a charge storage layer (22) on a semiconductor substrate (10), forming an extending first groove (12) in the charge storage layer and the semiconductor substrate using a mask layer (30) formed on the charge storage layer as a mask, forming an insulating film (14) in the first groove, forming a second groove (32) extending across the first groove in the mask layer and the insulating film, forming a gate insulating film (18) formed below the second groove, forming a first conductive layer (34) in the second groove, eliminating the mask layer, forming a second conductive layer (36) on both side surfaces of the first conductive layer to form a word line (16) which includes the first and the second conductive layers, and eliminating the charge storage layer using the word line as a mask.

Abstract translation: 一种半导体器件的制造方法，包括以下步骤：在半导体衬底（10）上形成电荷存储层（22），在电荷存储层中形成延伸的第一沟槽（12），并使用掩模层 （30）形成在所述电荷存储层上作为掩模，在所述第一沟槽中形成绝缘膜（14），形成在所述掩模层中的所述第一沟槽和所述绝缘膜上延伸的第二沟槽（32） 在第二凹槽下形成的薄膜（18），在第二凹槽中形成第一导电层（34），消除掩模层，在第一导电层的两个侧表面上形成第二导电层（36）以形成字线 （16），其包括第一和第二导电层，并且使用字线作为掩模去除电荷存储层。

公开(公告)号：WO2009017869A1

公开(公告)日：2009-02-05

申请号：PCT/US2008/063939

申请日：2008-05-16

Applicant: INTERSIL AMERICA, INC.

Inventor： CHURCH, Michael

IPC: H01L21/761 ,  H01L21/74 ,  H01L29/06

CPC classification number: H01L21/761 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/167 ,  H01L29/7322 ,  H01L29/7816

Abstract: The present disclosed integrated circuit includes a substrate having a top surface, a buried N type layer in the substrate, N type contact region extending from the surface to the buried N type region, a buried P type region abutting and above the buried N type region in the substrate, a P type contact region extending from the surface to the buried P type region, and an N type device region in the surface and above the buried P type region. The P type impurity of the buried P type region including an impurity of a lower coefficient of diffusion than the coefficient of diffusion of the impurities of the P type contact region.

Abstract translation: 本公开的集成电路包括：具有上表面的衬底，衬底中的掩埋N型层，从表面延伸到掩埋N型区的N型接触区，与掩埋N型区相邻并且高于掩埋N型区的掩埋P型区 在基板中，从表面延伸到掩埋P型区域的P型接触区域，以及表面上和掩埋P型区域上方的N型器件区域。 掩埋P型区域的P型杂质包含比P型接触区域的杂质扩散系数低的扩散系数的杂质。

公开(公告)号：WO2006100640B1

公开(公告)日：2007-01-11

申请号：PCT/IB2006050862

申请日：2006-03-21

Applicant: KONINKL PHILIPS ELECTRONICS NV ,  FERRU GILLES ,  BARDY SERGE

Inventor： FERRU GILLES ,  BARDY SERGE

IPC: H01L21/74 ,  H01L29/868

CPC classification number: H01L21/223 ,  H01L21/2254 ,  H01L21/74 ,  H01L21/743

Abstract: A method of providing a region of doped semiconductor (40) which is buried below the surface of a semiconductor substrate (10) without the requirement of epitaxially deposited layers is provided. The method includes the steps of forming first and second trench portions (26,28) in a semiconductor substrate and then introducing dopant (100) into the trench portions and diffusing the dopant into the semiconductor substrate such that a region of doped semiconductor (40) is formed extending from the first trench portion to the second trench portion. A diffusion barrier, for example formed of two barrier trenches (16,18), is provided in the substrate adjacent the doping trenches to inhibit lateral diffusion of dopant from the doping trenches so as to maintain an undoped region (30) above the region of doped semiconductor. Advantageously, the electrical properties of the buried layer can be adjusted by varying the depths and size/spacing of the doping trenches and diffusion barrier(s), and the doping and diffusion parameters. The doping trenches can later be filled with polysilicon to provide electrical contact to the buried doped region.

Abstract translation: 提供一种埋置在半导体衬底（10）的表面下方的掺杂半导体（40）的区域的方法，而不需要外延沉积层。 该方法包括以下步骤：在半导体衬底中形成第一和第二沟槽部分（26,28），然后将掺杂剂（100）引入沟槽部分并将掺杂剂扩散到半导体衬底中，使得掺杂半导体（40）的区域 形成为从第一沟槽部分延伸到第二沟槽部分。 例如由两个势垒沟槽（16,18）形成的扩散阻挡层设置在邻近掺杂沟槽的衬底中，以抑制掺杂剂从掺杂沟槽的横向扩散，以便将未掺杂的区域（30）保持在 掺杂半导体。 有利地，可以通过改变掺杂沟槽和扩散势垒的深度和尺寸/间距以及掺杂和扩散参数来调节掩埋层的电性能。 稍后可以用多晶硅填充掺杂沟槽以提供与掩埋掺杂区域的电接触。