公开(公告)号：WO2015034651A2

公开(公告)日：2015-03-12

申请号：PCT/US2014/051200

申请日：2014-08-15

申请人： CYPRESS SEMICONDUCTOR CORPORATION

发明人： SUN, Shan

IPC分类号： H01L49/02 ,  H01L27/115

CPC分类号： H01L28/55 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/56 ,  H01L28/57

摘要： Ferroelectric capacitors used in ferroelectric random access memories (F-RAM) and methods for fabricating the same to reduce sidewall leakage are described. In one embodiment, the method includes depositing over a surface of a substrate, a ferro stack including a bottom electrode layer electrically coupled to a bottom electrode contact extending through the substrate, a top electrode layer and ferroelectric layer there between. A hard-mask is formed over the ferro stack, and a top electrode formed by etching through the top electrode layer and at least partially through the ferroelectric layer. A non-conductive barrier is formed on sidewalls formed by etching through the top electrode layer and at least partially through the ferroelectric layer, and then a bottom electrode is formed by etching the bottom electrode layer so that conductive residues generated by the etching are electrically isolated from the top electrode by the nonconductive barrier.

摘要翻译： 描述了铁电随机存取存储器（F-RAM）中使用的铁电电容器及其制造方法以减少侧壁泄漏。 在一个实施例中，该方法包括在衬底的表面上沉积铁电堆，其包括电耦合到延伸穿过衬底的底部电极触点的底部电极层，其间的顶部电极层和铁电层。 在铁铁叠层上形成硬掩模，以及通过蚀刻通过顶部电极层并且至少部分地穿过铁电层而形成的顶部电极。 在通过蚀刻通过顶部电极层并且至少部分地穿过铁电层形成的侧壁上形成非导电屏障，然后通过蚀刻底部电极层形成底部电极，使得由蚀刻产生的导电残留物电隔离 从顶部电极通过非导电屏障。

公开(公告)号：WO2014008211A1

公开(公告)日：2014-01-09

申请号：PCT/US2013/048982

申请日：2013-07-01

申请人： RADIANT TECHNOLOGIES, INC. ,  EVANS, Joseph, T.

发明人： EVANS, Joseph, T.

IPC分类号： G11C5/14 ,  G11C16/30

CPC分类号： G11C5/148 ,  G11C7/1006 ,  G11C7/20 ,  G11C7/24 ,  G11C8/20 ,  G11C11/221 ,  G11C14/00 ,  G11C16/22 ,  G11C19/005 ,  H01L27/11502 ,  H03K3/356008

摘要： A circuit having an autonomous ferroelectric memory latch (AML) is disclosed. An AML characterized by an AML input, an AML output, a first AML power contact, a second AML power contact and an AML state, and a first switch in series with one of the AML input or the AML output. The switch is positioned to prevent the state of the AML from changing when power is provided between the first and second AML power contacts, In one aspect of the invention, the circuit could include a second switch in series with the other of the AML input or the AML output and a latch in series with the AML input or the AML output. The latch is positioned such that a direct path back does not exist between the AML output and the AML input.

摘要翻译： 公开了具有自主铁电存储器锁存器（AML）的电路。 AML以AML输入，AML输出，第一AML电源触点，第二AML电源触点和AML状态为特征，以及与AML输入或AML输出之一串联的第一开关。 当在第一和第二AML电力触点之间提供电力时，开关被定位成防止AML的状态改变。在本发明的一个方面，该电路可以包括与另一个AML输入串联的第二开关， AML输出和与AML输入或AML输出串联的锁存器。 锁存器的定位使得AML输出和AML输入之间不存在直接回路。

公开(公告)号：WO2013169501A1

公开(公告)日：2013-11-14

申请号：PCT/US2013/038432

申请日：2013-04-26

申请人： CYPRESS SEMICONDUCTOR CORPORATION ,  SUN, Shan ,  DAVENPORT, Thomas, E.

发明人： SUN, Shan ,  DAVENPORT, Thomas, E.

IPC分类号： H01L21/31 ,  H01L21/56 ,  H01L23/28

CPC分类号： H01L28/40 ,  H01L23/291 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/57 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of encapsulating a ferroelectric capacitor or ferroelectric memory cell includes forming encapsulation materials adjacent to a ferroelectric capacitor, forming a ferroelectric oxide (FEO) layer over the encapsulated ferroelectric capacitor, and forming an FEO encapsulation layer over the ferroelectric oxide to provide additional protection from hydrogen induced degradation.

摘要翻译： 封装铁电电容器或铁电存储单元的方法包括形成与铁电电容器相邻的封装材料，在封装的铁电电容器上形成铁电氧化物（FEO）层，并在铁电氧化物上形成FEO封装层，以提供额外的保护 氢诱导降解。

公开(公告)号：WO2011142068A1

公开(公告)日：2011-11-17

申请号：PCT/JP2011/001117

申请日：2011-02-25

申请人： パナソニック株式会社 ,  金子 幸広

发明人： 金子　幸広

IPC分类号： H03K19/185 ,  H01L21/822 ,  H01L21/8246 ,  H01L27/04 ,  H01L27/10 ,  H01L27/105

CPC分类号： H01L27/101 ,  G11C11/22 ,  H01L27/11502

摘要： 　不揮発論理回路(20)では、強誘電体膜(13)の長手方向に沿って、第１の入力電極(17a)は、電源電極(15)および第２の入力電極(17b)の間に挟まれている。強誘電体膜(13)の長手方向に沿って、第２の入力電極(17b)は、第１の入力電極(17a)および出力電極(16)の間に挟まれている。本発明の不揮発論理回路(20)の駆動方法は、４つの状態から選択される１つの状態を当該状態に応じてそれぞれ規定された電圧Ｖ１、Ｖａ、およびＶｂをそれぞれ制御電極(12)、第１の入力電極(17a)、および第２の入力電極(17b)に印加して不揮発論理回路(20)に書き込む工程と、電源電極(15)および出力電極(16)の間に電圧を印加することによって生じた電流に基づいて高抵抗状態または低抵抗状態のどちらを不揮発論理回路(20)が有するかを決定する工程と、を具備する。

摘要翻译： 在非易失性逻辑电路（20）中，沿着铁电体膜（13）的长度方向，第一输入电极（17a）夹在电源电极（15）和第二输入电极（17b）之间。 沿着铁电体膜（13）的长度方向，第二输入电极（17b）夹在第一输入电极（17a）和输出电极（16）之间。 公开的驱动非易失性逻辑电路（20）的方法具有通过施加电压V1，Va和Vb将从四种状态中选出的一种状态写入非易失性逻辑电路（20）的步骤 根据选择的状态对控制电极（12），第一输入电极（17a）和第二输入电极（17b）中的每一个进行控制。 以及基于通过在电源电极（15）之间施加电压而产生的电流来确定非易失性逻辑电路（20）将具有的高电阻状态或低电阻状态中的哪一个的步骤 ）和输出电极（16）。

公开(公告)号：WO2009145272A1

公开(公告)日：2009-12-03

申请号：PCT/JP2009/059804

申请日：2009-05-28

申请人： 三菱マテリアル株式会社 ,  藤井 順 ,  桜井 英章 ,  野口 毅 ,  曽山 信幸

发明人： 藤井　順 ,  桜井　英章 ,  野口　毅 ,  曽山　信幸

IPC分类号： C04B35/49 ,  C01G25/00 ,  C04B35/46 ,  H01L21/316 ,  H01L21/8242 ,  H01L21/8246 ,  H01L27/105 ,  H01L27/108

CPC分类号： H01L41/1876 ,  B05D3/02 ,  B05D3/0209 ,  B05D3/04 ,  B05D3/0406 ,  B05D3/0413 ,  B05D3/0453 ,  B05D3/0473 ,  C01G25/006 ,  C01P2002/50 ,  C01P2006/40 ,  C04B24/40 ,  C04B24/42 ,  C04B35/491 ,  C04B35/493 ,  C04B35/624 ,  C04B35/632 ,  C04B35/6325 ,  C04B2111/92 ,  C04B2235/3224 ,  C04B2235/3225 ,  C04B2235/3227 ,  C04B2235/3229 ,  C04B2235/3232 ,  C04B2235/3293 ,  C04B2235/3298 ,  C04B2235/3418 ,  C04B2235/44 ,  C04B2235/441 ,  C04B2235/443 ,  C04B2235/447 ,  C04B2235/449 ,  C04B2235/6585 ,  C23C18/1204 ,  C23C18/1225 ,  C23C18/1279 ,  C23C30/00 ,  H01B3/14 ,  H01G4/1245 ,  H01G4/206 ,  H01L21/02197 ,  H01L21/02282 ,  H01L21/31691 ,  H01L27/108 ,  H01L27/11502 ,  H01L28/55 ,  H01L41/18 ,  H01L41/1875 ,  H01L41/318

摘要： 　ＰＬＺＴ、ＰＺＴ及びＰＴからなる群より選ばれた１種の強誘電体薄膜を形成するための、本発明の強誘電体薄膜形成用組成物は、一般式（１）：（Ｐｂ ｘ Ｌａ ｙ ）（Ｚｒ ｚ Ｔｉ （１－ｚ） ）Ｏ ３ （式（１）中０．９＜ｘ＜１．３、０≦ｙ＜０．１、０≦ｚ＜０．９）で示される複合金属酸化物Ａに、複合酸化物Ｂ又は一般式（２）Ｃ ｎ Ｈ ２ｎ＋１ ＣＯＯＨ（但し、３≦ｎ≦７）で表されるカルボン酸Ｂが混合した混合複合金属酸化物の形態をとる薄膜を形成するための液状組成物であり、複合酸化物Ｂは、Ｐ（燐）、Ｓｉ、Ｃｅ及びＢｉの群から選ばれる１種又は２種以上、Ｓｎ、Ｓｍ、Ｎｄ及びＹ（イットリウム）の群から選ばれる１種又は２種以上を含有している。

摘要翻译： 公开了用于形成选自PLZT，PZT和PT的一种材料的铁电薄膜的铁电薄膜形成用组合物。 铁电薄膜形成用组合物是由通式（1）表示的复合金属氧化物（A）：（PbxLay）（ZrzTi（Zr x Ti y））的混合物形成的混合复合金属氧化物的薄膜的液体组合物， 1）表示的复合氧化物（B）或羧酸（B），其中0.9

公开(公告)号：WO2009144310A1

公开(公告)日：2009-12-03

申请号：PCT/EP2009/056656

申请日：2009-05-29

申请人： UNIVERSITÉ CATHOLIQUE DE LOUVAIN ,  JONAS, Alain ,  HU, Zhijun

发明人： JONAS, Alain ,  HU, Zhijun

IPC分类号： G11C11/22

CPC分类号： G11C11/22 ,  H01L27/11502

摘要： A method of manufacturing a patterned ferroelectric polymer memory medium is disclosed, which includes forming an electrode on a substrate; forming a ferroelectric polymer thin film on the electrode; and patterning and orienting the polymer thin film into a plurality of nanostructures by embossing techniques. Also disclosed are two methods which include forming nanofeatures in an interlayer dielectric (ILD) layer deposited on a substrate; forming a ferroelectric polymer thin film on the ILD layer inthe nanofeatures; and patterning and orienting the polymer thin film into a plurality of nanostructures by pressing. The patterning process followed by an annealing process promotes specific crystal orientation, which significantly reduces the operation voltage, and increases the signal-to-noise ratio. The invention also covers devices made of a ferroelectric polymer layer oriented by such an embossing method and the use of such devices at a coercive field of 10MV/m or less.

摘要翻译： 公开了制造图案化铁电聚合物记忆介质的方法，其包括在基底上形成电极; 在电极上形成铁电聚合物薄膜; 并通过压纹技术将聚合物薄膜图案化和定向成多个纳米结构。 还公开了两种方法，其包括在沉积在基底上的层间电介质（ILD）层中形成纳米尺度; 在纳米级的ILD层上形成铁电聚合物薄膜; 并通过压制将聚合物薄膜图案化和定向成多个纳米结构。 随后进行退火处理的图案化工艺促进特定的晶体取向，这显着降低了工作电压，并提高了信噪比。 本发明还涵盖由通过这种压花方法取向的铁电聚合物层和在10MV / m以下的矫顽磁场下使用这种装置的装置。

公开(公告)号：WO2009136771A2

公开(公告)日：2009-11-12

申请号：PCT/KR2009/002449

申请日：2009-05-08

申请人： 서울시립대학교산학협력단 ,  박병은

发明人： 박병은

IPC分类号： H01B3/02 ,  H01L21/336

CPC分类号： G11C11/22 ,  H01L27/11502 ,  H01L28/55 ,  H01L29/516 ,  H01L41/1876 ,  H01L41/1878

摘要： 본 발명은 전자 및 전기 재료의 구성물로서 사용되는 강유전 물질과 이를 이용한 강유전체층의 형성방법에 관한 것이다. 본 발명에 있어서는 강유전 물질에 금속물질을 혼합하여 강유전 물질을 형성하게 된다. 이러한 강유전 물질은 기존의 강유전 물질에 비해 잔류분극값이 매우 크거나 또는 다소 낮은 값을 갖게 된다. 기존의 강유전 물질에 비해 잔류 분극값이 큰 강유전 물질은 반도체 메모리의 캐패시터의 유전물질로서 사용하기에 적합하고, 잔류분극값이 다소 낮은 강유전 물질의 경우에는 강유전체 트랜지스터의 게이트 재질로서 사용하기에 적합하다.

摘要翻译： 本发明涉及用作电子和电气材料的组分的铁电材料和使用其的铁电层形成方法。 在本发明的一个实施例中，将金属材料添加到现有的铁电材料中以形成新的铁电材料。 与现有的铁电体相比，本发明的这种铁电体材料具有非常高或低的剩余极化值。 具有比现有铁电材料更高的剩余极化值的铁电材料适合用作介电材料，并且具有比现有铁电材料稍低的值的铁电材料适合用作铁电晶体管栅极的材料。

公开(公告)号：WO2009136767A2

公开(公告)日：2009-11-12

申请号：PCT/KR2009/002445

申请日：2009-05-08

申请人： 서울시립대학교산학협력단 ,  박병은

发明人： 박병은

IPC分类号： H01B3/00 ,  H01L41/00

CPC分类号： G11C11/22 ,  H01L27/11502 ,  H01L28/55 ,  H01L29/516 ,  H01L41/1876 ,  H01L41/1878

摘要： 본 발명은 전자 및 전기 재료의 구성물로서 사용되는 강유전 물질과 이를 이용한 강유전체층의 형성방법에 관한 것이다. 본 발명에 있어서는 기존의 강유전 물질에 금속물질로서 Fe을 혼합하여 신규한 강유전 물질을 형성하게 된다. 본 발명에 따른 강유전 물질은 기존의 강유전 물질에 비해 잔류분극값이 매우 큰 값을 갖게 된다. 따라서, 본 발명에 따른 강유전 물질은 반도체 메모리나 압전소자 등의 재질로서 훌륭하게 채용하여 사용할 수 있게 된다.

摘要翻译： 本发明涉及用作电子和电气材料的组分的铁电材料和使用其的铁电层形成方法。 在本发明的一个实施例中，将金属材料Fe与现有的铁电材料混合以形成新的铁电材料。 与现有的铁电材料相比，本发明的铁电体材料具有非常高的剩余极化值。 因此，根据本发明的铁电材料可以有利地用作半导体存储器或压电元件等的材料。

公开(公告)号：WO2009050861A1

公开(公告)日：2009-04-23

申请号：PCT/JP2008/002838

申请日：2008-10-08

申请人： パナソニック株式会社 ,  三谷覚 ,  藤井覚 ,  高木剛

发明人： 三谷覚 ,  藤井覚 ,  高木剛

IPC分类号： H01L27/10 ,  H01L21/82 ,  H01L21/822 ,  H01L27/04 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L27/101 ,  H01L27/11502 ,  H01L27/2409 ,  H01L27/2418 ,  H01L27/2436 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1625

摘要： 本発明の不揮発性記憶素子は、第１電極(103)と、第２電極(105)と、第１電極(103)と第２電極(105)との間に介在し、両電極(103),(105)間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層(104)とを備え、抵抗変化層(104)は、酸素不足型のハフニウム酸化物を含み、電気的信号として第１の極性の電圧パルスを第１電極(103)および第２電極(105)間に印加することにより第１電極(103)および第２電極(105)間の抵抗値が高くなり、電気的信号として第２の極性の電圧パルスを第１電極(103)および第２電極(105)間に印加することにより第１電極(103)および第２電極(105)間の抵抗値が低くなり、第１の極性と前記第２の極性とが互いに逆の極性であり、第１の極性の電圧パルスの電圧の絶対値が第２の極性の電圧パルスの電圧の絶対値より大きい。

摘要翻译： 非易失性存储元件包括介于第一电极（103）和第二电极（105）之间的第一电极（103），第二电极（105）和电阻变化层（104），并且电阻值可根据 施加在两个电极（103）和（105）之间的电信号。 电阻变化层（104）包括缺氧氧化铪。 通过在第一电极（103）和第二电极（105）之间施加第一极性电压脉冲作为电信号，第一电极（103）和第二电极（105）之间的电阻值增加，并且通过 在第一电极（103）和第二电极（105）之间施加第二极性电压脉冲作为电信号。 第一和第二极性具有相互相反的极性，并且第一极性电压脉冲的绝对电压值大于第二极性电压脉冲的绝对电压值。

公开(公告)号：WO2009032575A2

公开(公告)日：2009-03-12

申请号：PCT/US2008/074160

申请日：2008-08-25

申请人： TEXAS INSTRUMENTS INCORPORATED ,  UDAYAKUMAR, Kezhakkedath, R. ,  MOISE, Ted, S. ,  JIANG, Qi-du

发明人： UDAYAKUMAR, Kezhakkedath, R. ,  MOISE, Ted, S. ,  JIANG, Qi-du

IPC分类号： H01L27/115 ,  H01L21/82

CPC分类号： H01L27/11502 ,  H01L27/11507 ,  H01L28/57

摘要： One aspect of the invention provides a method of manufacturing a FeRAM semiconductor device (100) having reduce single bit fails. This aspect includes forming an electrical contact within a dielectric layer located over a semiconductor substrate (110) and forming a first barrier layer over the dielectric layer (130) and the electrical contact. The first barrier layer (143) is formed by depositing multiple barrier layers and densifying each of the barrier layers after its deposition. This forms a stack of multiple barrier layers of a same elemental composition. The method further includes forming a second barrier layer over the first barrier layer and forming a lower capacitor electrode, a ferroelectric dielectric layer over the lower capacitor, and forming an upper capacitor electrode over the ferroelectric dielectric layer. A device made by this method is also provided herein.

摘要翻译： 本发明的一个方面提供一种制造具有减少单位故障的FeRAM半导体器件（100）的方法。 该方面包括在位于半导体衬底（110）之上的电介质层内形成电接触，并在电介质层（130）和电触头上形成第一阻挡层。 第一阻挡层（143）通过沉积多个阻挡层并在其沉积之后致密化每个阻挡层而形成。 这形成了具有相同元素组成的多个阻挡层的堆叠。 该方法还包括在第一阻挡层上形成第二阻挡层，并形成下电容器电极，在下电容器上形成铁电电介质层，以及在铁电介质层上形成上电容器电极。 本文还提供了通过该方法制造的装置。