公开(公告)号：WO2006090441A1

公开(公告)日：2006-08-31

申请号：PCT/JP2005/002890

申请日：2005-02-23

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  東雅彦

Inventor： 東雅彦

IPC: H01L29/792 ,  H01L27/10 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11568

Abstract: 　本発明は、ソース・ドレイン拡散領域（１４）を有する半導体基板（１０）と、該半導体基板（１０）上に形成された制御ゲート（２０）と、を具備し、前記制御ゲート（２０）の下であって、前記ソース・ドレイン拡散領域（１４）の間に位置する溝部（１８）を、前記半導体基板表面に設けた半導体装置である。実効的なチャネル長を広くすることにより、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置とその製造方法を提供することができる。

Abstract translation: 公开了一种半导体器件，其包括具有源极/漏极扩散区域（14）的半导体衬底（10）和形成在半导体衬底（10）上的控制栅极（20）。 半导体衬底的表面设置有位于控制栅极（20）下方的沟槽部分（18），同时布置在源极/漏极扩散区域（14）之间。 通过延长有效通道长度，可以在该半导体器件中确保用于存储电荷的一定通道长度，同时能够使存储单元小型化。 还公开了一种用于制造这种半导体器件的方法。

公开(公告)号：WO2006129341A1

公开(公告)日：2006-12-07

申请号：PCT/JP2005/009878

申请日：2005-05-30

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  藤井謙一 ,  東雅彦

Inventor： 藤井謙一 ,  東雅彦

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L21/26513 ,  H01L21/74 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/66833

Abstract: 　本発明は、半導体基板（１０）上に形成されたＯＮＯ膜（１８）と、ＯＮＯ膜（１８）上に形成されたワードライン（２４）と、半導体基板（１０）内に形成されたビットライン（２０）と、ビットライン（２０）に接し、ビットラインの長手方向に延在し、多結晶シリコン層または金属層を含む導電層（３２）と、を具備する半導体装置およびその製造方法である。本発明によれば、書き込み消去特性やジャンクションリーク等のトランジスタ特性の劣化を抑制し、さらにビットライン抵抗（ビットライン（２０）と導電層（３２）の２層の抵抗）を低くすることが可能な半導体装置およびその製造方法を提供することができる。

Abstract translation: 公开了一种半导体器件，包括形成在半导体衬底（10）上的ONO膜（18），形成在ONO膜（18）上的字线（24），形成在半导体衬底（10）中的位线（20） ，以及与所述位线（20）接触形成为沿所述位线的长度方向延伸并且包含多晶硅层或金属层的导电层（32）。 在这种半导体器件中，可以抑制写/擦除特性和晶体管特性如结漏电的劣化，并且位线电阻（两层的电阻，即位线（20）和导电层（32））可以是 降低。 还公开了一种用于制造这种半导体器件的方法。

公开(公告)号：WO2006035503A1

公开(公告)日：2006-04-06

申请号：PCT/JP2004/014254

申请日：2004-09-29

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  南晴宏之 ,  東雅彦

Inventor： 南晴宏之 ,  東雅彦

IPC: H01L21/8247

CPC classification number: H01L27/105 ,  H01L21/26586 ,  H01L27/11534 ,  H01L27/11568

Abstract: 　導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとすることとした。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ ３ Ｎ ４ のサイドウォールを設けてイオン注入することでビットライン形成することとした。これにより、メモリセルの微細化が可能となる。 　 　

Abstract translation: 通过在其中埋入导电膜的浅沟槽中形成位线扩散层来提供SONOS结构单元。 因此，可以减小位线扩散层的电阻，而不增加半导体衬底主侧上的位线扩散层的面积，并且可以在不增加单元面积的情况下获得具有稳定电特性的半导体存储装置。 此外，通过提供Si

公开(公告)号：WO2006046274A1

公开(公告)日：2006-05-04

申请号：PCT/JP2004/015774

申请日：2004-10-25

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  宍戸清和 ,  東雅彦

Inventor： 宍戸清和 ,  東雅彦

IPC: H01L21/768

CPC classification number: H01L21/76801 ,  H01L21/02129 ,  H01L21/022 ,  H01L21/28282 ,  H01L21/3144 ,  H01L21/31625 ,  H01L21/76829 ,  H01L27/11568 ,  H01L29/513

Abstract: 　半導体基板（１）と、この上に形成されかつコンタクトホール（１１）が形成されたＯＮＯ膜（４）と、ＯＮＯ膜（４）上に直接形成された層間絶縁膜（１０）とを有し、該層間絶縁膜はリンを含む半導体装置。この層間絶縁膜（１０）は、ＯＮＯ膜（４）との界面部において、４．５ｗｔ％以上のリンを含む。層間絶縁膜（１０）は、ＯＮＯ膜（４）に接する第１の部分（８）と、第１の部分の上に設けられた第２の部分（９）とを有し、第１の部分のリン濃度は第２の部分のリン濃度以上である。

Abstract translation: 半导体器件设置有半导体衬底（1），形成在半导体衬底（1）上并具有形成在其上的接触孔（11）的ONO膜（4）和形成的层间绝缘膜（10） 直接在ONO膜（4）上，层间绝缘膜含有磷。 层间绝缘膜（10）在面向ONO膜（4）的界面部分包含4.5wt％以上的磷。 层间绝缘膜（10）设置有与ONO膜（4）接触的第一部分（8）和设置在第一部分上的第二部分（9），并且 第一部分是第二部分或更多部分。

公开(公告)号：WO2006117851A1

公开(公告)日：2006-11-09

申请号：PCT/JP2005/008056

申请日：2005-04-27

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  纐纈洋章 ,  東雅彦

Inventor： 纐纈洋章 ,  東雅彦

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L27/105 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/42348 ,  H01L29/66833

Abstract: 　本発明は、半導体基板（１０）上に設けられたゲート電極（３１）と、ゲート電極と半導体基板の間に形成され、ゲート電極（３１）の下に電荷蓄積領域を有するＯＮＯ膜（１８）と、半導体基板（１０）に埋め込まれ、低濃度拡散領域（２４）と、低濃度拡散領域（２４）の中心部に形成され低濃度拡散領域（２４）より不純物濃度が高い高濃度拡散領域（２２）と、ソース領域およびドレイン領域を含むビットライン（２８）と、を具備する半導体装置である。これにより、トランジスタのソース・ドレイン耐圧の向上、電気的特性の揺らぎの抑制若しくはビットラインと半導体基板の接合電流の抑制することが可能な半導体装置を提供することができる。

Abstract translation: 公开了一种半导体器件，包括形成在半导体衬底（10）上的栅极（31），形成在栅电极和半导体衬底之间并具有位于栅电极下方的电荷存储区的ONO膜（18） 31）和位于半导体衬底（10）中并包括低浓度扩散区（24）的位线（28），形成在低压扩散区（24）的中心部分的高浓度扩散区（22） 浓度扩散区域（24），并且具有比低浓度扩散区域（24）更高的杂质浓度，源极区域和漏极区域。 在该半导体器件中，源极/漏极耐受电压得到改善，并且抑制位线和半导体衬底之间的电特性或结电流的波动。

公开(公告)号：WO2006059376A1

公开(公告)日：2006-06-08

申请号：PCT/JP2004/017809

申请日：2004-11-30

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  村井洋 ,  東雅彦

Inventor： 村井洋 ,  東雅彦

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 　半導体基板１００と、半導体基板１００内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域１０４、１０９とを有する半導体メモリ。第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている。また半導体メモリは、第２のソース領域１０９と同一方向に延在するビットライン１０８と、第２のソース領域１０９上に形成されたソースライン１１５とを有し、ソースライン１１５と第２のソース領域１０９とのコンタクトと、ビットライン１０８と半導体基板１００内に形成されたドレイン領域とのコンタクトとは直線状に配置されている。

Abstract translation: 半导体存储器设置有半导体衬底（100）以及第一和第二源极区（104）和（109），它们形成在半导体衬底（100）中并且在正交相交的第一和第二方向上延伸。 第一和第二源极区域是扩散区域，并且在它们交叉的部分处电连接。 半导体存储器具有沿与第二源极区域（109）相同的方向延伸的位线（108）和形成在第二源极区域（109）上的源极线（115）。 源极线（115）和第二源极区域（109）的接触以及位线（108）与形成在半导体衬底（100）中的漏极区域的接触线性排列。