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公开(公告)号：WO2008132971A1
公开(公告)日：2008-11-06
申请号：PCT/JP2008/056854
申请日：2008-04-07
CPC classification number: G11C13/00 , G11C11/16 , G11C13/0004 , G11C13/004 , G11C2013/0054
Abstract: クランプ用トランジスタのソース電圧とドレイン電圧が定常状態になるまでの時間を短縮可能な半導体メモリを提供する。 半導体メモリは、記憶情報によって抵抗値が変化する記憶素子１１ｂを含むメモリセル１１と、メモリセル１１と接続するビット線２と、ビット線２に任意の電位を印加してメモリセル１１に電流を流しその電流を検出する電流検出手段４を含み、電流検出手段４は、ビット線２の電位を反転増幅する反転増幅手段４１、電源と接続された検出用負荷手段４２、ゲートが反転増幅手段４１の出力を受けドレインが電源から検出用負荷手段４２を介して電流を受けソースがビット線２に任意の電位を印加しメモリセル１１に電流を供給するクランプ用トランジスタＭ１、及びクランプ用トランジスタＭ１のソースの電圧とドレインの電圧が定常状態になるまでドレインに補助電流を供給し、定常状態になった場合に補助電流の供給を停止する電流供給手段Ｍ２を含む。
Abstract translation: 提供了一种半导体存储器，通过该半导体存储器可以缩短将钳位晶体管的源极电压和漏极电压保持在稳定状态所需的时间。 半导体存储器包括存储单元（11），其包括存储元件（11b），其中电阻值由存储信息改变; 连接到存储单元（11）的位线（2）; 以及电流检测装置（4），其向位线（2）施加任意电压以允许电流在存储单元（11）中流动并检测电流。 电流检测装置（4）包括用于反相和放大位线（2）的电位的反相放大装置（41）。 连接到电源的检测负载装置（42）; 钳位晶体管（M1），其中栅极接收来自反相放大器装置（41）的输出，漏极通过检测负载装置（42）接收来自电源的电流，源向位线（2）施加任意电位 ）并向存储器单元（11）提供电流; 以及电流供给装置（M2），其向所述漏极供给辅助电流，直到所述钳位晶体管（M1）的源电压和漏极电压进入稳定状态，并且当所述电压处于所述电压时，停止所述辅助电流的供给 稳定状态。
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公开(公告)号：WO2008146553A1
公开(公告)日：2008-12-04
申请号：PCT/JP2008/057747
申请日：2008-04-22
IPC: G11C11/15 , H01L21/8246 , H01L27/105 , H01L43/08
CPC classification number: H01L27/228 , B82Y10/00 , G11C11/1657 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C15/02 , G11C15/046
Abstract: 本発明に係るＭＲＡＭは、メモリセルアレイと、第１方向に配置されたメモリセル群に接続された第１ワード線及び第２ワード線と、マトリックス状に配置された複数のブロックと、第１方向に配置されたブロック群に接続された共通ワード線と、第２方向に配置されたブロック群に接続されたビット線対とを備える。各ブロックは複数のメモリセルを備え、各メモリセルは第１トランジスタと磁気抵抗素子とを有する。各ブロックは更に、上記複数のメモリセルが並列に接続された第２トランジスタを備える。第２トランジスタのゲートは共通ワード線に接続され、第１トランジスタのゲートは第１ワード線に接続される。第１トランジスタのソース／ドレインの一方は、第１ビット線に接続され、その他方は、磁気抵抗素子の一端に接続され、また、第２トランジスタを介して第２ビット線に接続される。磁気抵抗素子の他端は第２ワード線に接続される。
Abstract translation: MRAM具有存储单元阵列; 第一字线和第二字线，其连接到沿第一方向排列的存储单元组; 矩阵排列的多个块; 连接到沿第一方向布置的块组的公用字线; 以及连接到沿第二方向布置的块组的一对位线。 每个块设置有多个存储单元，并且每个存储单元具有第一晶体管和磁阻元件。 每个块还设置有第二晶体管，其中存储器单元串联连接。 第二晶体管的栅极连接到公共字线，第一晶体管的栅极连接到第一字线。 第一晶体管的源极或漏极连接到第一位线，另一个连接到磁阻元件的一端，并且还连接到通过第二晶体管的第二位线。 磁阻元件的另一端连接到第二字线。
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Patent Agency Ranking
公开(公告)号：WO2008133087A1
公开(公告)日：2008-11-06
申请号：PCT/JP2008/057285
申请日：2008-04-14
CPC classification number: G11C13/0007 , G06F11/1008 , G11C13/0004 , G11C13/0011 , G11C13/004 , G11C29/00 , G11C2013/0054 , G11C2029/0411
Abstract: 本発明の動作方法は、それぞれが複数のシンボルから構成され、各々のシンボルが複数のビットから構成され、更にシンボル単位での誤り訂正が可能な誤り訂正符号を記憶するＰＲＡＭ、ＲｅＲＡＭ、又は固体電解質メモリに適用される。当該動作方法では、各々のシンボルは互いに異なる参照セル１２を用いて読み出しが行われる。入力されたアドレスに対応する誤り訂正符号を構成するデータセル１１の読み出しデータに訂正可能な誤りが検出された場合、１ビットの誤りパターンである第１の誤りシンボルに対しては、その誤りビットに対応するデータセル１１のデータを訂正し、複数ビットの誤りパターンである第２の誤りシンボルに対しては、第２の誤りシンボルの読み出しに使用された参照セル１２のデータを訂正する。
Abstract translation: 提供了一种操作方法，其可以应用于包含纠错码的PRAM，ReRAM或固体电解质存储器，每个纠错码由多个符号形成，每个符号由多个位形成，并且可以执行错误校正 符号单位。 在该操作方法中，每个符号使用彼此不同的参考单元（12）。 当从构成与输入地址相对应的纠错码的数据单元（11）的读出数据中检测到可校正错误时：对于作为1位错误模式的第一错误符号，数据单元（11 ）对应于错误位; 并且对于作为多位错误模式的第二错误符号，校正用于读出第二错误符号的参考单元（12）中的数据。
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公开(公告)号：WO2009078242A1
公开(公告)日：2009-06-25
申请号：PCT/JP2008/070986
申请日：2008-11-19
CPC classification number: G11C11/18 , G11C11/161 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693 , H01L27/226 , H01L43/08 , H03K3/45
Abstract: 不揮発性ラッチ回路は、ラッチ回路１１と、第１磁気抵抗素子１３－１及び第２磁気抵抗素子１３－２と、電流供給部１２とを具備する。ラッチ回路１１は、データを一時的に保持する。第１磁気抵抗素子１３－１及び第２磁気抵抗素子１３－２は、絶縁膜を挟んで積層される第１磁性層と第２磁性層とを含む。電流供給部１２は、ラッチ回路１１の状態に応じて、第１磁気抵抗素子１３－１及び第２磁気抵抗素子１３－２の磁化状態を相補に変化させる。第１磁気抵抗素子１３－１の第１磁性層と第２磁気抵抗素子１３－２の第１磁性層とは直列接続されている。ラッチ回路１１は、磁化状態に対応するデータを、ラッチ回路１１が保持するデータとする機能を有する。
Abstract translation: 非易失性锁存电路包括锁存电路（11），第一和第二磁阻元件（13-1,13-2）和电流供应部分（12）。 锁存电路（11）临时保存数据。 第一和第二磁阻元件（13-1,13-2）各自包括在其间堆叠有绝缘膜的第一和第二磁性层。 电流供给部（12）根据锁存电路（11）的状态，互补地改变第一和第二磁阻元件（13-1,13-2）的磁化状态。 相应的第一和第二磁阻元件（13-1,13-2）的第一磁性层被串联连接。 锁存电路（11）具有锁存电路（11）保持对应于磁化状态的数据的功能。
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公开(公告)号：WO2009072511A1
公开(公告)日：2009-06-11
申请号：PCT/JP2008/071940
申请日：2008-12-03
CPC classification number: H03K3/45 , G11C11/161 , G11C11/1659 , G11C11/1675 , G11C11/18 , G11C14/0081 , H01L27/11 , H01L27/222 , H01L43/08 , H03K3/356008 , Y10S977/933 , Y10S977/935
Abstract: 不揮発性ラッチ回路が、１ビットのデータを保持するようにクロスカップルされた第１及び第２インバータと、それぞれが、第１乃至第３端子を有する第１及び第２磁気抵抗素子と、該１ビットのデータに応答して、第１及び第２磁気抵抗素子の磁化状態を変化させる磁化反転電流を供給するように構成された電流供給回路部とを具備する。第１インバータの電源端子は第１磁気抵抗素子の第１端子に接続され、第２インバータの電源端子は第２磁気抵抗素子の第１端子に接続されている。電流供給回路部は、第１及び第２磁気抵抗素子の第２端子に磁化反転電流を供給するように構成されている。第１の磁気抵抗素子の第３端子と、第２磁気抵抗素子の第３端子が電気的に接続されている。
Abstract translation: 非易失性锁存电路包括以交叉耦合配置连接以便保持一位数据的第一和第二反相器，每个具有第一至第三端子的第一和第二磁阻元件以及被配置为提供 响应于一位数据，用于反转第一和第二磁阻元件的磁化状态的磁化反转电流。 第一反相器的电源端子连接到第一磁阻元件的第一端子; 第二反相器的电源端子连接到第二磁阻元件的第一端子。 电流供给电路部分被配置为向第一和第二磁阻元件的第二端子提供磁化反转电流。 第一和第二磁阻元件的第三端子彼此电连接。
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公开(公告)号：WO2009060783A1
公开(公告)日：2009-05-14
申请号：PCT/JP2008/069770
申请日：2008-10-30
IPC: G11C11/15
CPC classification number: G11C11/1657 , G11C11/1655 , G11C11/1659 , G11C11/1673
Abstract: 磁気ランダムアクセスメモリが、第１方向に延伸して設けられる第１及び第２ビット線と、データを記憶する少なくとも一の磁気抵抗素子を備える記憶ブロックと、読み出し回路とを具備する。読み出し回路は、第１ビット線に電気的に接続される第１端子と、第２ビット線に電気的に接続される第２端子とを有する。第２端子は、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有する。読み出し回路は、読み出し動作時、第１端子から第１ビット線に読み出し電流を供給する。記憶ブロックは、読み出し動作時、読み出し電流を第１ビット線から磁気抵抗素子に流し、且つ、磁気抵抗素子を第２ビット線に接続するように構成されている。読み出し回路は、第２ビット線を介して第２端子に入力される電圧に応じて読み出し電流を制御する。
Abstract translation: 磁性随机存取存储器包括沿第一方向延伸的第一和第二位线，具有用于存储数据的至少一个磁阻元件的存储块和读取电路。 该读取电路包括与第一位线电连接的第一端子和与第二位线电连接的第二端子。 第二端子具有如此高的阻抗，在读取操作时间没有稳定的电流流动。 读取电路在读取操作时间将读取电流从第一端子馈送到第二端子。存储器块被构造为在读取操作时间将读取的电流从第一位线馈送到磁阻元件，并将 具有第二位线的磁阻元件。 读取电路根据要经由第二位线输入到第二端子的电压来控制读取电流。
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公开(公告)号：WO2007099874A1
公开(公告)日：2007-09-07
申请号：PCT/JP2007/053398
申请日：2007-02-23
IPC: H01L43/08 , G11C11/15 , H01L21/8246 , H01L27/105
CPC classification number: H01L43/08 , G11C11/161 , G11C11/1657 , G11C11/1659 , G11C11/1675
Abstract: 自由層１と、固定層３と、自由層１と固定層３との間に介設された非磁性層２と、自由層１に対して固定層３の反対側に隣接した二つの磁性層２０とを具備する磁気抵抗素子である。自由層１は、第１磁性層１１と、第２磁性層１３と、第１磁性層１１と第２磁性層１３との間に介設された第1非磁性層１２とを備える。第１磁性層１１の磁化と第２磁性層１３の磁化とは反強磁性結合している。二つの磁性層２０は、一方が自由層１における長軸方向の一方の端部で接し、他方が長軸方向の他方の端部で接する。
Abstract translation: 公开了一种磁阻元件，包括自由层（1），固定层（3），置于自由层（1）和固定层（3）之间的非磁性层（2）和两个磁性层（20） ），其与自由层（1）的与固定层（3）的一侧相对的一侧相邻布置。 自由层（1）包括第一磁性层（11），第二磁性层（13）和布置在第一磁性层（11）和第二磁性层（13）之间的第一非磁性层（12） 。 第一磁性层（11）的磁化强度和第二磁性层（13）的磁化强度彼此反铁磁耦合。 两个磁性层（20）中的一个在长度方向的一端与自由层（1）接合，而另一个在纵向的另一端与自由层（1）接合。
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