公开(公告)号：WO2008132971A1

公开(公告)日：2008-11-06

申请号：PCT/JP2008/056854

申请日：2008-04-07

Applicant: 日本電気株式会社 ,  崎村 昇 ,  武田 晃一 ,  杉林 直彦 ,  根橋 竜介

Inventor： 崎村 昇 ,  武田 晃一 ,  杉林 直彦 ,  根橋 竜介

IPC: G11C13/00 ,  G11C11/15 ,  G11C16/06

CPC classification number: G11C13/00 ,  G11C11/16 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0054

Abstract: 　クランプ用トランジスタのソース電圧とドレイン電圧が定常状態になるまでの時間を短縮可能な半導体メモリを提供する。 　半導体メモリは、記憶情報によって抵抗値が変化する記憶素子１１ｂを含むメモリセル１１と、メモリセル１１と接続するビット線２と、ビット線２に任意の電位を印加してメモリセル１１に電流を流しその電流を検出する電流検出手段４を含み、電流検出手段４は、ビット線２の電位を反転増幅する反転増幅手段４１、電源と接続された検出用負荷手段４２、ゲートが反転増幅手段４１の出力を受けドレインが電源から検出用負荷手段４２を介して電流を受けソースがビット線２に任意の電位を印加しメモリセル１１に電流を供給するクランプ用トランジスタＭ１、及びクランプ用トランジスタＭ１のソースの電圧とドレインの電圧が定常状態になるまでドレインに補助電流を供給し、定常状態になった場合に補助電流の供給を停止する電流供給手段Ｍ２を含む。

Abstract translation: 提供了一种半导体存储器，通过该半导体存储器可以缩短将钳位晶体管的源极电压和漏极电压保持在稳定状态所需的时间。 半导体存储器包括存储单元（11），其包括存储元件（11b），其中电阻值由存储信息改变; 连接到存储单元（11）的位线（2）; 以及电流检测装置（4），其向位线（2）施加任意电压以允许电流在存储单元（11）中流动并检测电流。 电流检测装置（4）包括用于反相和放大位线（2）的电位的反相放大装置（41）。 连接到电源的检测负载装置（42）; 钳位晶体管（M1），其中栅极接收来自反相放大器装置（41）的输出，漏极通过检测负载装置（42）接收来自电源的电流，源向位线（2）施加任意电位 ）并向存储器单元（11）提供电流; 以及电流供给装置（M2），其向所述漏极供给辅助电流，直到所述钳位晶体管（M1）的源电压和漏极电压进入稳定状态，并且当所述电压处于所述电压时，停止所述辅助电流的供给 稳定状态。

公开(公告)号：WO2009078242A1

公开(公告)日：2009-06-25

申请号：PCT/JP2008/070986

申请日：2008-11-19

Applicant: 日本電気株式会社 ,  崎村 昇 ,  杉林 直彦 ,  根橋 竜介

Inventor： 崎村 昇 ,  杉林 直彦 ,  根橋 竜介

IPC: H03K3/037 ,  G11C11/15 ,  H01L29/82 ,  H01L43/08 ,  H03K3/356 ,  H03K3/59 ,  H03K19/096

CPC classification number: G11C11/18 ,  G11C11/161 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693 ,  H01L27/226 ,  H01L43/08 ,  H03K3/45

Abstract: 不揮発性ラッチ回路は、ラッチ回路１１と、第１磁気抵抗素子１３－１及び第２磁気抵抗素子１３－２と、電流供給部１２とを具備する。ラッチ回路１１は、データを一時的に保持する。第１磁気抵抗素子１３－１及び第２磁気抵抗素子１３－２は、絶縁膜を挟んで積層される第１磁性層と第２磁性層とを含む。電流供給部１２は、ラッチ回路１１の状態に応じて、第１磁気抵抗素子１３－１及び第２磁気抵抗素子１３－２の磁化状態を相補に変化させる。第１磁気抵抗素子１３－１の第１磁性層と第２磁気抵抗素子１３－２の第１磁性層とは直列接続されている。ラッチ回路１１は、磁化状態に対応するデータを、ラッチ回路１１が保持するデータとする機能を有する。

Abstract translation: 非易失性锁存电路包括锁存电路（11），第一和第二磁阻元件（13-1,13-2）和电流供应部分（12）。 锁存电路（11）临时保存数据。 第一和第二磁阻元件（13-1,13-2）各自包括在其间堆叠有绝缘膜的第一和第二磁性层。 电流供给部（12）根据锁存电路（11）的状态，互补地改变第一和第二磁阻元件（13-1,13-2）的磁化状态。 相应的第一和第二磁阻元件（13-1,13-2）的第一磁性层被串联连接。 锁存电路（11）具有锁存电路（11）保持对应于磁化状态的数据的功能。

公开(公告)号：WO2009072511A1

公开(公告)日：2009-06-11

申请号：PCT/JP2008/071940

申请日：2008-12-03

Applicant: 日本電気株式会社 ,  崎村 昇 ,  杉林 直彦 ,  根橋 竜介

Inventor： 崎村 昇 ,  杉林 直彦 ,  根橋 竜介

IPC: G11C11/15 ,  H01L29/82 ,  H01L43/08 ,  H03K3/59 ,  H03K3/356

CPC classification number: H03K3/45 ,  G11C11/161 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/18 ,  G11C14/0081 ,  H01L27/11 ,  H01L27/222 ,  H01L43/08 ,  H03K3/356008 ,  Y10S977/933 ,  Y10S977/935

Abstract: 　不揮発性ラッチ回路が、１ビットのデータを保持するようにクロスカップルされた第１及び第２インバータと、それぞれが、第１乃至第３端子を有する第１及び第２磁気抵抗素子と、該１ビットのデータに応答して、第１及び第２磁気抵抗素子の磁化状態を変化させる磁化反転電流を供給するように構成された電流供給回路部とを具備する。第１インバータの電源端子は第１磁気抵抗素子の第１端子に接続され、第２インバータの電源端子は第２磁気抵抗素子の第１端子に接続されている。電流供給回路部は、第１及び第２磁気抵抗素子の第２端子に磁化反転電流を供給するように構成されている。第１の磁気抵抗素子の第３端子と、第２磁気抵抗素子の第３端子が電気的に接続されている。

Abstract translation: 非易失性锁存电路包括以交叉耦合配置连接以便保持一位数据的第一和第二反相器，每个具有第一至第三端子的第一和第二磁阻元件以及被配置为提供 响应于一位数据，用于反转第一和第二磁阻元件的磁化状态的磁化反转电流。 第一反相器的电源端子连接到第一磁阻元件的第一端子; 第二反相器的电源端子连接到第二磁阻元件的第一端子。 电流供给电路部分被配置为向第一和第二磁阻元件的第二端子提供磁化反转电流。 第一和第二磁阻元件的第三端子彼此电连接。

公开(公告)号：WO2009060783A1

公开(公告)日：2009-05-14

申请号：PCT/JP2008/069770

申请日：2008-10-30

Applicant: 日本電気株式会社 ,  根橋 竜介 ,  崎村 昇 ,  杉林 直彦

Inventor： 根橋 竜介 ,  崎村 昇 ,  杉林 直彦

IPC: G11C11/15

CPC classification number: G11C11/1657 ,  G11C11/1655 ,  G11C11/1659 ,  G11C11/1673

Abstract: 　磁気ランダムアクセスメモリが、第１方向に延伸して設けられる第１及び第２ビット線と、データを記憶する少なくとも一の磁気抵抗素子を備える記憶ブロックと、読み出し回路とを具備する。読み出し回路は、第１ビット線に電気的に接続される第１端子と、第２ビット線に電気的に接続される第２端子とを有する。第２端子は、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有する。読み出し回路は、読み出し動作時、第１端子から第１ビット線に読み出し電流を供給する。記憶ブロックは、読み出し動作時、読み出し電流を第１ビット線から磁気抵抗素子に流し、且つ、磁気抵抗素子を第２ビット線に接続するように構成されている。読み出し回路は、第２ビット線を介して第２端子に入力される電圧に応じて読み出し電流を制御する。

Abstract translation: 磁性随机存取存储器包括沿第一方向延伸的第一和第二位线，具有用于存储数据的至少一个磁阻元件的存储块和读取电路。 该读取电路包括与第一位线电连接的第一端子和与第二位线电连接的第二端子。 第二端子具有如此高的阻抗，在读取操作时间没有稳定的电流流动。 读取电路在读取操作时间将读取电流从第一端子馈送到第二端子。存储器块被构造为在读取操作时间将读取的电流从第一位线馈送到磁阻元件，并将 具有第二位线的磁阻元件。 读取电路根据要经由第二位线输入到第二端子的电压来控制读取电流。

公开(公告)号：WO2008146553A1

公开(公告)日：2008-12-04

申请号：PCT/JP2008/057747

申请日：2008-04-22

Applicant: 日本電気株式会社 ,  根橋 竜介 ,  崎村 昇 ,  杉林 直彦

Inventor： 根橋 竜介 ,  崎村 昇 ,  杉林 直彦

IPC: G11C11/15 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08

CPC classification number: H01L27/228 ,  B82Y10/00 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C15/02 ,  G11C15/046

Abstract: 　本発明に係るＭＲＡＭは、メモリセルアレイと、第１方向に配置されたメモリセル群に接続された第１ワード線及び第２ワード線と、マトリックス状に配置された複数のブロックと、第１方向に配置されたブロック群に接続された共通ワード線と、第２方向に配置されたブロック群に接続されたビット線対とを備える。各ブロックは複数のメモリセルを備え、各メモリセルは第１トランジスタと磁気抵抗素子とを有する。各ブロックは更に、上記複数のメモリセルが並列に接続された第２トランジスタを備える。第２トランジスタのゲートは共通ワード線に接続され、第１トランジスタのゲートは第１ワード線に接続される。第１トランジスタのソース／ドレインの一方は、第１ビット線に接続され、その他方は、磁気抵抗素子の一端に接続され、また、第２トランジスタを介して第２ビット線に接続される。磁気抵抗素子の他端は第２ワード線に接続される。

Abstract translation: MRAM具有存储单元阵列; 第一字线和第二字线，其连接到沿第一方向排列的存储单元组; 矩阵排列的多个块; 连接到沿第一方向布置的块组的公用字线; 以及连接到沿第二方向布置的块组的一对位线。 每个块设置有多个存储单元，并且每个存储单元具有第一晶体管和磁阻元件。 每个块还设置有第二晶体管，其中存储器单元串联连接。 第二晶体管的栅极连接到公共字线，第一晶体管的栅极连接到第一字线。 第一晶体管的源极或漏极连接到第一位线，另一个连接到磁阻元件的一端，并且还连接到通过第二晶体管的第二位线。 磁阻元件的另一端连接到第二字线。

公开(公告)号：WO2008133087A1

公开(公告)日：2008-11-06

申请号：PCT/JP2008/057285

申请日：2008-04-14

Applicant: 日本電気株式会社 ,  崎村 昇 ,  杉林 直彦 ,  根橋 竜介

Inventor： 崎村 昇 ,  杉林 直彦 ,  根橋 竜介

IPC: G11C29/42 ,  G06F12/16 ,  G11C13/00 ,  G11C29/24

CPC classification number: G11C13/0007 ,  G06F11/1008 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/004 ,  G11C29/00 ,  G11C2013/0054 ,  G11C2029/0411

Abstract: 　本発明の動作方法は、それぞれが複数のシンボルから構成され、各々のシンボルが複数のビットから構成され、更にシンボル単位での誤り訂正が可能な誤り訂正符号を記憶するＰＲＡＭ、ＲｅＲＡＭ、又は固体電解質メモリに適用される。当該動作方法では、各々のシンボルは互いに異なる参照セル１２を用いて読み出しが行われる。入力されたアドレスに対応する誤り訂正符号を構成するデータセル１１の読み出しデータに訂正可能な誤りが検出された場合、１ビットの誤りパターンである第１の誤りシンボルに対しては、その誤りビットに対応するデータセル１１のデータを訂正し、複数ビットの誤りパターンである第２の誤りシンボルに対しては、第２の誤りシンボルの読み出しに使用された参照セル１２のデータを訂正する。

Abstract translation: 提供了一种操作方法，其可以应用于包含纠错码的PRAM，ReRAM或固体电解质存储器，每个纠错码由多个符号形成，每个符号由多个位形成，并且可以执行错误校正 符号单位。 在该操作方法中，每个符号使用彼此不同的参考单元（12）。 当从构成与输入地址相对应的纠错码的数据单元（11）的读出数据中检测到可校正错误时：对于作为1位错误模式的第一错误符号，数据单元（11 ）对应于错误位; 并且对于作为多位错误模式的第二错误符号，校正用于读出第二错误符号的参考单元（12）中的数据。

公开(公告)号：WO2008102650A1

公开(公告)日：2008-08-28

申请号：PCT/JP2008/052059

申请日：2008-02-07

Applicant: 日本電気株式会社 ,  崎村 昇 ,  本田 雄士 ,  杉林 直彦

Inventor： 崎村 昇 ,  本田 雄士 ,  杉林 直彦

IPC: G11C11/15 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08

CPC classification number: G11C11/16 ,  B82Y10/00 ,  B82Y25/00 ,  G11C11/1655 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  H01L27/228 ,  H01L43/08

Abstract: 　半導体記憶装置が、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行及び奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、第１拡散層と第２拡散層とを含む第１トランジスタと、第３拡散層と第４拡散層とを含む第２トランジスタと、第２拡散層と第３拡散層とを電気的に接続する配線層に一方の端子を接続された磁気抵抗素子とを含む。第１メモリセルの第４拡散層は、第２メモリセルの第１拡散層としても使用される。加えて、第２メモリセルの第４拡散層は、第３メモリセルの第１拡散層としても使用される。

Abstract translation: 半导体存储装置设置有具有多个存储单元的存储器阵列。 存储单元包括沿着偶数行或奇数行排列的第一存储单元和第三存储单元，以及沿着另一行布置的第二存储单元。 每个存储单元包括第一晶体管，包括第一扩散层和第二扩散层; 第二晶体管，包括第三扩散层和第四扩散层; 以及磁阻元件，其具有与布线层连接的一个端子，其将第二扩散层和第三扩散层电连接。 第一存储单元的第四扩散层也用作第二存储单元的第一扩散层。 此外，第二存储单元的第四扩散层也用作第三存储单元的第一扩散层。

公开(公告)号：WO2006022367A1

公开(公告)日：2006-03-02

申请号：PCT/JP2005/015516

申请日：2005-08-26

Applicant: 日本電気株式会社 ,  杉林 直彦 ,  本田 雄士 ,  崎村 昇

Inventor： 杉林 直彦 ,  本田 雄士 ,  崎村 昇

IPC: H01L43/08 ,  G11C11/15 ,  H01L27/105

CPC classification number: G11C11/15 ,  H01L27/228 ,  H01L43/08

Abstract: 　磁気抵抗素子は、自由層と、固定層と、前記自由層と前記固定層との間に介設された非磁性層とを具備している。前記自由層は、第１磁性層と、第２磁性層と、第３磁性層と、前記第１磁性層と前記第２磁性層との間に介設された第１非磁性層と、前記第２磁性層と前記第３磁性層との間に介設された第２非磁性層とを備えている。前記第１磁性層と前記第２磁性層と前記第３磁性層とは、自発磁化がヘリカル構造となるように結合している。

Abstract translation: 公开了一种磁阻装置，其包括自由层，固定层和介于自由层和固定层之间的非磁性层。 自由层包括第一磁性层，第二磁性层，第三磁性层，介于第一磁性层和第二磁性层之间的第一非磁性层，和介于第二磁性层和第三磁性层之间的第二非磁性层 层。 第一磁性层，第二磁性层和第三磁性层被耦合，使得自发磁化具有螺旋结构。

公开(公告)号：WO2005086170A1

公开(公告)日：2005-09-15

申请号：PCT/JP2005/003482

申请日：2005-03-02

Applicant: 日本電気株式会社 ,  崎村 昇 ,  杉林 直彦 ,  本田 雄士

Inventor： 崎村 昇 ,  杉林 直彦 ,  本田 雄士

IPC: G11C11/15

CPC classification number: G11C11/16

Abstract: 　ＭＲＡＭは、第１配線（２３）と第２配線（２１＋２１ｒ）とメモリセル（１４＋１４ｒ）と第２センスアンプ（３）と第１センスアンプ（２）とを備える。第１及び第２配線（２３、２１＋２１ｒ）は、第１及び第２方向（Ｘ、Ｙに延伸する。メモリセル（１４＋１４ｒ）は、第１配線（２３）と第２配線（２１＋２１ｒ）とが交差する位置に対応して設けられる。第２センスアンプ（３）は、参照配線（２１ｒ）に対応して設けられた参照セル（１４ｒ）からの出力に基づいて、参照セル（１４ｒ）の状態を検出する。第１センスアンプ（２）は、メモリセル（１４）及び参照セル（１４ｒ）からの出力に基づいて、当該メモリセル（１４）の状態を検出する。メモリセル（１４＋１４ｒ）は、積層フリー層を有する磁気抵抗素子含む。磁気抵抗素子は、磁化容易軸方向が第１及び第２の方向（Ｘ、Ｙ）とは異なる。

Abstract translation: MRAM包括第一布线（23），第二布线（21 + 21r），存储单元（14 + 14r），第二读出放大器（3）和第一读出放大器（2）。 第一布线和第二布线（23,21 + 21r）沿第一和第二方向（X，Y）延伸。 存储单元（14 + 14r）被布置在与第一布线（23）和第二布线（21 + 21r）之间的交点的位置相对应的位置处。 第二放大器（3）根据与基准配线（21r）对应配置的参考单元（14r）的输出来检测参考单元（14r）的状态。 第一读出放大器（2）根据存储单元（14）和参考单元（14r）的输出来检测存储单元（14）的状态。 存储单元（14 + 14r）包括具有积层自由层的磁阻元件。 磁阻元件具有不同于第一和第二方向（X，Y）的磁化强度方向。

公开(公告)号：WO2008047536A1

公开(公告)日：2008-04-24

申请号：PCT/JP2007/068522

申请日：2007-09-25

Applicant: 日本電気株式会社 ,  本田 雄士 ,  崎村 昇 ,  杉林 直彦 ,  沼田 秀昭 ,  大嶋 則和

Inventor： 本田 雄士 ,  崎村 昇 ,  杉林 直彦 ,  沼田 秀昭 ,  大嶋 則和

IPC: H01L21/8246 ,  G11C11/15 ,  H01L27/105 ,  H01L43/08

CPC classification number: H01L27/228 ,  B82Y10/00 ,  G11C11/161 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  H01L43/08

Abstract: 磁気メモリセル１は強磁性層である磁気記録層１０と非磁性層２０を介して磁気記録層１０に接続されたピン層３０とを備える。磁気記録層１０は磁化反転領域１３と第１磁化固定領域１１と第２磁化固定領域１２を有する。磁化反転領域１３は反転可能な磁化を有し、ピン層３０と重なる。第１磁化固定領域１１は、磁化反転領域１３の第１境界Ｂ１に接続され、その磁化の向きは第１方向に固定される。第２磁化固定領域１２は、磁化反転領域１３の第２境界Ｂ２に接続され、その磁化の向きは第２方向に固定される。第１方向と第２方向は互いに逆方向を向いている。

Abstract translation: 公开了一种包括由铁磁层组成的磁记录层（10）和通过非磁性层（20）连接到磁记录层（10）的引脚层（30）的磁存储单元（1）。 磁记录层（10）具有磁化反转区域（13），第一磁化固定区域（11）和第二磁化固定区域（12）。 磁化反转区域（13）具有可逆磁化并与引脚层（30）重叠。 第一磁化固定区域（11）连接到磁化反转区域（13）的第一边界（B1），并且其磁化沿第一方向固定。 第二磁化固定区域（12）连接到磁化反转区域（13）的第二边界（B2），并且其磁化固定在第二方向上。 第一方向和第二方向彼此相反。