公开(公告)号：WO2003015103A1

公开(公告)日：2003-02-20

申请号：PCT/DE2002/002715

申请日：2002-07-24

Applicant: INFINEON TECHNOLOGIES AG ,  PETERS, Christian ,  SEDLAK, Holger

Inventor： PETERS, Christian ,  SEDLAK, Holger

IPC: G11C16/26

CPC classification number: G11C16/26

Abstract: In die Zuleitungen zu den Speicherzellen (4) wird jeweils ein Auswahltransistor (2) für eine Gruppe von Speicherzellen, vorzugsweise 16 bis 32 Speicherzellen, eingefügt. Zum lesen wird der Auswahltransistor zu einer Zeilengruppe geöffnet, während die Steuergates aller Zeilen auf niedrigen Potenzial sind, und der Strom für jede lesende Spalte, die durch diese Zeilengruppe führt, wird gemessen und gespeichert. Im zweiten Schritt wird das Steuergate (5) der zu lesenden Zeile auf das höhere Lesepotenzial gebracht und der resultierende Strom mit dem vorherigen vergleichen.

Abstract translation: 是在供电线路中到存储单元（4），每个具有用于一组存储器单元的选择晶体管（2），优选为16〜32个存储器单元插入。 为了读选择晶体管被打开到线组，而所有的行的控制栅极上的低电势，并且对于执行此节每列中的电流读数测量并存储。 在第二步骤中，要读取的线的控制栅极（5）被放置在较高的电位读出并比较所产生的电流与前一个。

公开(公告)号：WO2004042740A1

公开(公告)日：2004-05-21

申请号：PCT/DE2003/003437

申请日：2003-10-16

Applicant: INFINEON TECHNOLOGIES AG ,  DIRSCHERL, Gerd ,  PETERS, Christian ,  SEDLAK, Holger

Inventor： DIRSCHERL, Gerd ,  PETERS, Christian ,  SEDLAK, Holger

IPC: G11C16/10

CPC classification number: G11C16/105 ,  G06F12/0246 ,  G06F2212/7201 ,  G11C16/102

Abstract: Verfahren zum Betreiben einer Speicheranordnung (1), die einen nichtflüchtigen Speicher (2) und zumindest eine Adressübersetzungseinheit (5) umfaßt, der nichtflüchtige Speicher (2) Speicherseiten (31, 32, 33, 34) und zumindest eine zusätzliche Speicherseite (35) aufweist, die Speicherseiten (31, 32, 33, 34) und die zusätzliche Speicherseite (35) physikalische Adressen (P1, P2, P3, P4, P5) aufweisen und die Adressübersetzungseinheit (5) logisch adressierbare Adressen (L1, L2, L3, L4) in die physikalischen Adressen (P1, P2, P3, P4, P5) der Speicherseiten (31, 32, 33, 34) und der zusätzlichen Speicherseite (35) übersetzt. Der nichtflüchtige Speicher (2) speichert in den Speicherseiten (31, 32, 33, 34) und in der zusätzlichen Speicherseite (35) innerhalb eines nicht adressierbaren Bereichs Daten, die eine Adressübersetzung ermöglichen. Zur Programmierung einer Speicherseite (31, 32, 33, 34) wird eine Kopie der Daten und eine Kopie der Daten des nicht adressierbaren Bereichs in einen weiteren Speicher (4) zur Bearbeitung abgelegt und die Daten des nicht adressierbaren Bereichs verändert. Nach Beendigung der Programmierung wird die bearbeitete Kopie der Daten und die veränderten Daten des nicht adressierbaren Bereichs in der zusätzlichen Speicherseite (35) gespeichert.

Abstract translation: 一种操作存储器阵列（1），包括非易失性存储器的方法，（2）和至少一个地址转换单元（5），所述非易失性存储器（2）的存储器页（31，32，33，34）和至少一个额外的存储器页（35） 中，存储器页（31，32，33，34）和所述额外的存储器页面（35），其具有物理地址（P1，P2，P3，P4，P5）和所述地址转换单元（5）在逻辑上可寻址的地址（L1，L2，L3，L4 ）（在存储器页（31，32，33，34）和所述额外的内存页的物理地址P1，P2，P3，P4，P5）（35）平移。 非易失性存储器（2）存储在存储器页（31，32，33，34）和在所述附加存储器页（35），使一个地址转换不可寻址区域数据内。 在另一存储器中编程存储器页（31，32，33，34）中的数据的副本，并在不可寻址区域的数据的副本（4）被存储用于处理，并改变不可寻址区域的数据。 在编程完成之后，该数据的处理的副本和不可寻址区域中的额外的存储器页面（35）改变的数据被存储。

公开(公告)号：WO2005013466A1

公开(公告)日：2005-02-10

申请号：PCT/DE2004/001586

申请日：2004-07-21

Applicant: INFINEON TECHNOLOGIES AG ,  HAIDER, Günter ,  MAYERL, Christoph ,  NEBEL, Gerhard ,  SAN SEBASTIAN, Iker ,  SEDLAK, Holger ,  WEDER, Uwe

Inventor： HAIDER, Günter ,  MAYERL, Christoph ,  NEBEL, Gerhard ,  SAN SEBASTIAN, Iker ,  SEDLAK, Holger ,  WEDER, Uwe

IPC: H02M3/07

CPC classification number: H02M3/07 ,  H02M1/08

Abstract: Die erfindungsgemäße Schaltungsanordnung zur Spannungsregelung weist einen Längsregler (1) mit einem Regelverstärker (5) und einer diesem nachgeschalteten Ladungspumpe (6) auf. Zudem weist die Schaltungsanordnung eine Referenzspannungseinheit (4) zur Erzeugung einer Referenzspannung (S1) für den Regelverstärker (5) und eine Startereinheit (3) zur Erzeugung einer Starterspannung (UOUT) auf, um den Regelverstärker (5), die Ladungspumpe (6) und die Referenzspannungseinheit (4) während des Startens des Längsreglers (1) mit Spannung zu versorgen.

Abstract translation: 用于电压调节本发明的电路装置具有一个纵向调节器（1）配有可变增益放大器（5），而后者的电荷（6）泵的下游。 另外，电路装置是用于调节放大器产生一个基准电压（S1）的参考电压单元（4）（5）和用于在产生一个起动电压（UOUT）到控制放大器（5），所述电荷泵的起动器单元（3）（6）和 串联调节器（1）的起动过程中的参考电压单元（4）与被供给电压。

公开(公告)号：WO2004031938A2

公开(公告)日：2004-04-15

申请号：PCT/EP2003/010596

申请日：2003-09-23

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger

IPC: G06F7/00

CPC classification number: G06F7/509 ,  G06F7/503 ,  G06F7/72 ,  G06F2207/3872 ,  G06F2207/7266 ,  H04L9/003 ,  H04L9/30 ,  H04L2209/12

Abstract: Eine Vorrichtung zum Umsetzen einer Dual-Rail-Eingabe, die zwei Nutzoperandenbits und zwei Hilfsoperandenbits aufweist, in eine One-Hot-codierte Ausgabe mit drei Ausgangsoperanden umfaßt eine Steuerungseinrichtung zum Betreiben der Vorrichtung in einem Datenmodus und zum Betreiben der Vorrichtung in einem Vorbereitungsmodus, der dem Datenmodus folgt. Die Vorrichtung umfaßt ferner eine Logikschaltung zum Verknüpfen der zwei Nutzoperandenbits und der zwei Hilfsoperandenbits, so daß in dem Datenmodus zwei Ausgangsoperanden der drei Ausgangsoperanden einen anderen Wert als der dritte Ausgangsoperand haben, und wobei die Vorrichtung ferner ausgebildet ist, um in dem Vorbereitungsmodus die drei Ausgangsoperanden auf denselben Wert zu bringen. Die Umsetzervorrichtung kann vorzugsweise in einem Drei-Operanden-Addierer als Schnittstelle zwischen einem Dual-Rail-Drei-Bit-Halbaddierer und einer Sum-Carry-Stufe eines Zwei-Bit-Volladdierers eingesetzt werden, um trotz der Ausführung des Zwei-Bit-Volladdierers in Single-Rail-Technik dieselbe Sicherheit wie eine komplette Ausführung des Drei-Operanden-Addierers in Dual-Rail-Technik zu erreichen.

Abstract translation: 用于将包括两个有用操作数位和两个辅助双轨输入到具有三个输出操作数的一热编码输出的装置包括控制装置用于在数据模式下操作的装置和用于在准备模式下操作的装置中， 以下的数据模式。 该装置还包括一个逻辑电路，用于组合所述两个有用的操作数位和两个辅助，使得在数据模式中，三个输出操作数的两个输出操作数具有比第三输出操作数以外的值，并且其中所述装置还被配置为在准备模式中，三个输出操作数 把相同的值。 该转换器装置中，优选在三操作数加法器，以便尽管两个位全加器的执行中使用作为双轨三比特半加器和一个二位的全加法器的总和进位级之间的界面 实现单轨技术安全一样的完整实现双轨道技术三个操作数加法器。

公开(公告)号：WO2002067108A2

公开(公告)日：2002-08-29

申请号：PCT/EP2002/000719

申请日：2002-01-24

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  SEDLAK, Holger ,  JANSSEN, Norbert ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  SEDLAK, Holger ,  JANSSEN, Norbert ,  SEIFERT, Jean-Pierre

IPC: G06F7/72

CPC classification number: G06F7/722 ,  G06F7/724

Abstract: Verfahren und Vorrichtung zum modularen Multiplizieren und Rechenwerk zum modularen Multiplizieren Bei einem Verfahren zum modularen Multiplizieren eines Multi-plikanden (C) mit einem Multiplikator (M) unter Verwendung eines Moduls (N), wobei der Multiplikand, der Multiplikator und der Modul Polynome einer Variablen sind, wird ein Multi-plikations-Vorausschau-Verfahren (210), um einen Multiplika-tions-Verschiebungswert (sZ) zu erhalten, ausgeführt. Ein Zwischenergebnis-Polynom (Z) wird um die Anzahl von Stellen des Multiplikations-Verschiebungs-Werts (sZ) nach links ver-schoben (214), um ein verschobenes Zwischenergebnis-Polynom (Z') zu erhalten. Darüber hinaus wird ein Reduktions-Vorausschau-Verfahren (212), um einen Reduktions-Verschiebungswert (sN) zu erhalten, ausgeführt, wobei der Re-duktions-Verschiebungswert gleich der Differenz des Grads des verschobenen Zwischenergebnis-Polynoms (Z') und des Grads des Modul-Polynoms (N) ist. Hierauf wird das Modul-Polynom um ei-ne Anzahl von Stellen gleich dem Reduktions-Verschiebungswert verschoben (216), um ein verschobenes Modul-Polynom zu erhal-ten. In einer Drei-Operanden-Addition (218) werden das ver-schobene Zwischenergebnis-Polynom (Z') und der Multiplikand (C) summiert, und das verschobene Modul-Polynom (N') wird subtrahiert, um ein aktualisiertes Zwischenergebnis-Polynom (Z) zu erhalten. Durch iteratives Ausführen (226) der vorste-henden Schritte wird die modulare Multiplikation nach und nach abgearbeitet, bis sämtliche Potenzen des Multiplikator-Polynoms verarbeitet sind. Durch eine Übertrag-Abschalt-Funktion ist es möglich, sowohl eine Z/NZ-Arithmetik als auch eine GF(2n)-Arithmetik auf einem einzigen Langzahl-Rechenwerk auszuführen.

Abstract translation: 由乘法器使用模数（N），变量的被乘数，乘数和模量多项式（M）的方法和用于模乘和算术单元，用于模块化乘以用于多plikanden（C）的模乘的方法装置 是，是一种多plikations先行方法（210），以获得一个乘法器 - 蒸发散移位值（一个或多个Z）被执行。 中间结果多项式（Z）（SZ），得到的乘法移位值的位数向左VER-插入（214），一个移位的中间结果多项式（Z“）。 此外，为了获得一个还原位移值（S N）的减小先行方法（212）被执行，其中，所述还原移位值等于所述移位的中间结果多项式（Z“）的程度的差和度 是模多项式（N）。 然后，模块多项式等于通过的位置处的还原位移值（216）到第保护者-移位模数多项式EI-NE号码移位。 在三操作数加法（218）移位的中间结果多项式（Z“）是和所述被乘数（C）被相加，和该移模数多项式（N”）减去更新的中间结果多项式（ 以获得Z）。 通过迭代地执行（226）所述vorste-Henden步骤被处理的模乘逐渐直到乘法器多项式的所有权力被处理。 由进位关控制功能，因此能够同时执行Z / NZ算术以及一个GF（2 n）的算术单长数算术逻辑单元上。

公开(公告)号：WO2002063463A2

公开(公告)日：2002-08-15

申请号：PCT/DE2002/000256

申请日：2002-01-25

Applicant: INFINEON TECHNOLOGIES AG ,  BRÜCKLMAYR, Franz-Josef ,  FRIEDINGER, Hans ,  SEDLAK, Holger ,  MAY, Christian

Inventor： BRÜCKLMAYR, Franz-Josef ,  FRIEDINGER, Hans ,  SEDLAK, Holger ,  MAY, Christian

IPC: G06F9/00

CPC classification number: G06F12/1483 ,  G06F12/1441

Abstract: Die Erfindung schlägt eine Mikroprozessorschaltung zum Organisieren des Zugriffs auf in einen Speicher abgelegte Daten oder Programme mit wenigstens einem Mikroprozessor, einem Speicher für ein Betriebssystem und wenigstens einem Speicher zur freien Programmierung mit individuellen Fremdprogrammen vor, wobei in dem Speicher zur freien Programmierung mehrere Speicherbereiche mit jeweiligen Adressräumen vorgesehen sind, wobei jedem Adressraum ein Kennzeichner zugeordnet ist. Die Mikroprozessorschaltung weist weiterhin Mittel auf, die den jeweils einem Speicherbereich zugeordneten Kennzeichen jeweils vor der Adressierung eines Speicherbereiches in ein erstes Hilfsregister laden und die den Kennzeichner des adressierten Speicherbereiches in ein zweites Hilfsregister laden und die einen Vergleich des ersten und zweiten Hilfsregisters vornehmen. Weiterhin ist vorgesehen, jedem Adressraum eines Speicherbereiches wenigstens eine Zugriffsrechte beinhaltende Bitfolge zuzuordnen, wodurch Code-Befehle und sensible Daten vor Schreibzugriffen aus anderen Fremdprogrammen geschützt werden können.

Abstract translation: 本发明提出一种具有至少一个微处理器，用于操作系统的存储器和之前使用单独的外部程序对自由编程的至少一个存储器，其中所述存储器中用于自由编程多个与各存储区组织到存储器存储的数据或程序的访问的微处理器电路 提供的地址空间，其中每一个地址空间被分配的标识符。 微处理器电路还包括用于加载存储器区域的寻址之前在每种情况下分别分配的存储区域的标志为第一辅助寄存器和被寻址的存储器区域的识别符加载到第二辅助寄存器，并且使第一和第二辅助寄存器的比较装置。 它进一步提供分配含有的存储区域，其中代码的命令和敏感的数据从写访问可被保护免受其他外部程序的每个地址空间中的至少一个的访问权限比特序列。

公开(公告)号：WO2005008774A2

公开(公告)日：2005-01-27

申请号：PCT/DE2004/001365

申请日：2004-06-29

Applicant: INFINEON TECHNOLOGIES AG ,  ENGL, Korbinian ,  SEDLAK, Holger ,  SIMONS, Peter ,  UFFMANN, Dirk

Inventor： ENGL, Korbinian ,  SEDLAK, Holger ,  SIMONS, Peter ,  UFFMANN, Dirk

IPC: H01L23/62

CPC classification number: H01L23/60 ,  H01L24/06 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01068 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: Die Anschlusskontaktflächen (1) und eine für einen ESD-Schutz vorgesehene Leiterbahn (2) sind zur Flächenersparnis in einem eng begrenzten Bereich (3) gruppiert, wenn die Bonddrähte (4) zu weiteren Anschlusskontaktflächen (5) eines Gehäuses über mindestens zwei Kanten des Chips geführt sind.

Abstract translation: 端子接触表面（1）和提供用于ESD保护导体（2）被分组以面对保存在狭窄的区域（3）中，当键合线（4）的另一端的接触表面（5）的壳体在芯片的至少两个边缘的 引导。

公开(公告)号：WO2004001586A1

公开(公告)日：2003-12-31

申请号：PCT/EP2003/006625

申请日：2003-06-24

Applicant: INFINEON TECHNOLOGIES AG ,  SEDLAK, Holger ,  RABE, Dirk

Inventor： SEDLAK, Holger ,  RABE, Dirk

IPC: G06F9/32

CPC classification number: G06F9/3806 ,  G06F9/30054 ,  G06F9/322 ,  G06F9/4484 ,  G06F12/0623

Abstract: Vorrichtung und Verfahren zum Verarbeiten einer Sequenz von BefehlenEine Vorrichtung zum Verarbeiten einer Sequenz von Befehlen (70), die ein LCALL-Befehl, einen FCALL-Befehl und einen gemeinesamen Rück-Sprungbefehl (Return) aufweist, umfasst eine Einrichtung zum Einlesen (71) eines Befehls, um den eingelesenen Befehl einer Einrichtung (72) zum Untersuchen des Befehls durchzuführen. Im Falle des Vorliegens von LCALL oder FCALL wird ein Stack-Speicher (74) gefüllt (75a), während der Stack im Falle eines Rück-Sprung-Befehls geleert wird (75b). Bei jedem Rück-Sprung wird eine vorbestimmte Menge an Rücksprunginformationen vom Stack geholt und einer Einrichtung (73) zum Decodieren zugeführt, die ausgebildet ist, um in den Fall, in dem die vorbestimmte Menge an Rücksprunginformationen auf einen Wechsel des physikalischen Speicherfensters hinweist, erneut auf den Stack zuzugreifen (76), um schließlich der Einrichtung (71) zum Einlesen die korrekte Adresse für den nächsten Befehl in der Befehlssequenz zuzuführen. Damit kann ohne Mikroprozessänderungen derselbe Rück-Sprung-Befehl für einen Aufruf mit FCALL (außerhalb des aktuellen physikalischen Speicherfensters) und einen Aufruf mit LCALL (innerhalb des physikalischen Speicherfensters) verwendet werden, idem die Rücksprunginformationen auf dem Stack entsprechend codiert und durch die Einrichtung (73) zum Decodieren decodiert werden. Damit kann der für den Mikroprozessor vorgesehen Rück-Sprungbefehl für beide Hin-Sprungbefehle verwendet werden.

Abstract translation: 装置和方法，用于处理指令的一个序列的装置，用于处理具有LCALL命令，命令FCALL和共用种子再跳转指令（返回）一个指令序列（70）包括用于读取（71）一 命令用于检查指令执行读取指令装置（72）。 在或LCALL FCALL的存在下，堆栈存储器（74）被填充（75A），而堆叠在一重新跳转指令的事件排空的情况下（75B）。 在每个重新跳重新跳跃信息的预定量是从堆栈中取出并提供给用于解码的装置（73），其适于对在所述的情况下表示重跳转信息的预定量的所述物理存储器窗口的改变，再次 以便最终用于读出正确的地址在命令序列中的下一个命令供给装置（71）访问的堆栈（76）。 这允许（未包含在当前的物理内存窗口），用于与FCALL呼叫并且没有微工艺变化与LCALL的呼叫时，相同的重新跳转指令都可以使用（物理内存窗口内），根据编码的堆栈上的返回信息同上和（借助于73 ）被解码以进行解码。 因此提供了一种用于微处理器重新跳转指令可以同时用于圆跳转指令。

公开(公告)号：WO2003088488A2

公开(公告)日：2003-10-23

申请号：PCT/DE2003/001059

申请日：2003-04-01

Applicant: INFINEON TECHNOLOGIES AG ,  KÜNEMUND, Thomas ,  SEDLAK, Holger

Inventor： KÜNEMUND, Thomas ,  SEDLAK, Holger

IPC: H03K19/00

CPC classification number: H03K19/1738

Abstract: Die Erfindung betrifft eine Schaltungsanordnung und ein Verfahren zur Erzeugung eines Dual-Rail-Ausgangssignals mit einer Signalverarbeitungsvorrichtung (12) mit in Anhängigkeit von einem Eingangssignal ansteuerbaren Schaltern sowie zwei Ausgängen (x, xq), wobei durch einen der Schalter (s, sq) der erste Ausgang (x) und durch den anderen Schalter (sq, s) der zweite Ausgange (xq) mit einem sich auf einem ersten Potential (0) befindlichen Fußpunkt (v) der Steuervorrichtung verbindbar sind. Die Signalverarbeitungsvorrichtung ist über eine Schaltvorrichtung (13) mit Ausgängen der Schaltungsanordnung zur Ausgabe eines Dual-Rail-Ausgangssignals verbunden. Dabei sind die Ausgänge (E1, E2) der Schaltvorrichtung (13) in Abhängigkeit von einem Steuersignal (7) jeweils mit einem oder beiden Eingängen (D1, D2) verbindbar sind. Zudem ist eine Potentialkontrollvorrichtung zur Festlegung der Potentiale der Ausgänge (F1, F2) der Schaltungsanordnung vorgesehen, wenn diese nicht über die Schaltvorrichtung (13) und die Signalverarbeitungsvorrichtung (12) mit dem Fußpunkt (v) der Signalverarbeitungsvorrichtung verbunden sind.

Abstract translation: 本发明涉及一种电路装置和用于在输入信号中可控开关的依赖性产生的双轨输出信号的信号处理装置（12）的方法，以及两个输出（X，XQ），其中（通过开关中的一个 S，SQ），第一输出（x）和（由另一个开关SQ，S，则控制装置的第二输出端可连接），其位于与自身（XQ）（在第一电位0）脚点（v）。 的信号处理装置经由切换装置（13），以用于连接一个双轨输出信号的输出的电路装置的输出端相连。 输出（E1，E2）响应于在每种情况下的控制信号（7）与一个或两个输入端（D1，D2）连接了开关装置（13）的。 此外，用于限定所述输出（F1，F2）的电势的电势监视装置被设置在电路装置的，如果不是这样，开关装置（13）和所述信号处理装置（12），以脚点（V）被连接到信号处理装置。

公开(公告)号：WO2003085512A3

公开(公告)日：2003-10-16

申请号：PCT/EP2003/003401

申请日：2003-04-01

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F7/50

Abstract: Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen.