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    REDUCING INTERCONNECT TRAFFICS OF MULTI-PROCESSOR SYSTEM WITH EXTENDED MESI PROTOCOL
    3.
    发明申请
    REDUCING INTERCONNECT TRAFFICS OF MULTI-PROCESSOR SYSTEM WITH EXTENDED MESI PROTOCOL 审中-公开
    减少MESI协议多处理器系统的互联交通

    公开(公告)号：WO2016045039A1

    公开(公告)日：2016-03-31

    申请号：PCT/CN2014/087409

    申请日：2014-09-25

    Applicant: INTEL CORPORATION ,  WANG, Kebing ,  BIAN, Bianny

    Inventor： WANG, Kebing ,  BIAN, Bianny

    IPC: H04L29/06

    CPC classification number: G06F12/0808 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0817 ,  G06F12/0831 ,  G06F2212/1016 ,  G06F2212/283 ,  G06F2212/621

    Abstract: A processor includes a first core including a first cache including a cache line, a second core including a second cache, and a cache controller to set a flag stored in a flag section of the cache line of the first cache to one of a processor share (PS) state in response to data stored in the cache line being shared by the second cache, or to a global share (GS) state in response to the data stored in the first cache line being shared by a third cache of a second processor.

    Abstract translation: 处理器包括第一核心，其包括包括高速缓存线的第一高速缓存，包括第二高速缓存的第二核心和高速缓存控制器，以将存储在第一高速缓存行的高速缓存行的标志部分中的标志设置为处理器共享之一 响应于存储在由所述第二高速缓存器共享的高速缓存行中的数据或响应于存储在所述第一高速缓存行中的数据被存储在全局共享（GS）状态）的第二高速缓冲存储器 。

    DIRECTORY COHERENCE FOR MULTICORE PROCESSORS
    4.
    发明申请
    DIRECTORY COHERENCE FOR MULTICORE PROCESSORS 审中-公开
    多媒体处理器的目录一致

    公开(公告)号：WO2015163895A1

    公开(公告)日：2015-10-29

    申请号：PCT/US2014/035352

    申请日：2014-04-24

    Applicant: EMPIRE TECHNOLOGY DEVELOPMENT LLC

    Inventor： SOLIHIN, Yan

    IPC: G11C7/10

    CPC classification number: G06F12/0811 ,  G06F12/0817 ,  G06F12/0826 ,  G06F2212/1028 ,  G06F2212/621 ,  G06F2212/622 ,  Y02D10/13

    Abstract: A cache coherence mechanism may comprise a bit-to-cache map for processor cores operable up to a maximum frequency for cores of a multicore processor. Entries in a cache coherence directory may include a bit field identifying cores operable at or near the maximum frequency that share a memory block corresponding to the entry. An additional field may indicate sharing by cores operating at lower frequencies. The additional field may be indicative of the bit-field corresponding to a bit-to-cache map representative of cores other than those operating at or near the maximum frequency.

    Abstract translation: 高速缓存一致性机制可以包括针对多核处理器的核的最高频率可操作的处理器核的位到高速缓存映射。 高速缓存一致性目录中的条目可以包括标识可在共享对应于条目的存储器块的最大频率处或附近操作的核的位字段。 附加字段可以指示以更低频率操作的核的共享。 附加字段可以指示对应于表示除了在最大频率处或接近最大频率处操作的核心的核的位到高速缓存映射的位域。

    METHOD FOR PEER TO PEER CACHE FORWARDING
    6.
    发明申请
    METHOD FOR PEER TO PEER CACHE FORWARDING 审中-公开
    用于同步缓存的方法

    公开(公告)号：WO2014022413A1

    公开(公告)日：2014-02-06

    申请号：PCT/US2013/052754

    申请日：2013-07-30

    Applicant: HUAWEI TECHNOLOGIES CO., LTD. ,  FUTUREWEI TECHNOLOGIES, INC.

    Inventor： LIH, Iulin ,  HE, Chenghong ,  SHI, Hongbo ,  ZHANG, Naxin

    IPC: G06F12/08

    CPC classification number: G06F12/0815 ,  G06F12/0817 ,  G06F2212/1016 ,  G06F2212/1024

    Abstract: A home node for selecting a source node using a cache coherency protocol, comprising a logic unit cluster coupled to a directory, wherein the logic unit cluster is configured to receive a request for data from a requesting cache node, determine a plurality of nodes that hold a copy of the requested data using the directory, select one of the nodes using one or more selection parameters as the source node, and transmit a message to the source node to determine whether the source node stores a copy of the requested data, wherein the source node forwards the requested data to the requesting cache node when the requested data is found within the source node, and wherein some of the nodes are marked as a Shared state corresponding to the cache coherency protocol.

    Abstract translation: 用于使用高速缓存一致性协议选择源节点的归属节点，包括耦合到目录的逻辑单元群集，其中所述逻辑单元群集被配置为从请求的高速缓存节点接收对数据的请求，确定保存的多个节点 使用目录的所请求数据的副本，使用一个或多个选择参数作为源节点选择一个节点，并且向源节点发送消息以确定源节点是否存储所请求数据的副本，其中， 源节点在源节点中发现所请求的数据时将所请求的数据转发到请求的高速缓存节点，并且其中一些节点被标记为与高速缓存一致性协议相对应的共享状态。

    DIRECTORY ERROR CORRECTION IN MULTI-CORE PROCESSOR ARCHITECTURES
    7.
    发明申请
    DIRECTORY ERROR CORRECTION IN MULTI-CORE PROCESSOR ARCHITECTURES 审中-公开
    多核处理器架构中的目录错误校正

    公开(公告)号：WO2014021853A1

    公开(公告)日：2014-02-06

    申请号：PCT/US2012/048997

    申请日：2012-07-31

    Applicant: EMPIRE TECHNOLOGY DEVELOPMENT LLC ,  SOLIHIN, Yan

    Inventor： SOLIHIN, Yan

    IPC: G06F13/00

    CPC classification number: G06F11/1612 ,  G06F11/1064 ,  G06F11/1666 ,  G06F11/20 ,  G06F12/0815 ,  G06F12/0817

    Abstract: Technologies are generally described that relate to processing cache coherence information and processing a request for a data block. In some examples, methods for processing cache coherence information are described that may include storing in a directory a tag identifier effective to identify a data block. The methods may further include storing a state identifier in association with the tag identifier. The state identifier may be effective to identify a coherence state of the data block. The methods may further include storing sharer information in association with the tag identifier. The sharer information may be effective to indicate one or more caches storing the data block. The methods may include storing, by the controller in the directory, replication information in association with the sharer information. The replication information may be effective to indicate a type of replication of the sharer information in the directory, and effective to indicate replicated segments.

    Abstract translation: 通常描述涉及处理高速缓存一致性信息和处理对数据块的请求的技术。 在一些示例中，描述了用于处理高速缓存一致性信息的方法，其可以包括在目录中存储有效识别数据块的标签标识符。 所述方法还可以包括与标签标识符相关联地存储状态标识符。 状态标识符可以有效地识别数据块的相干状态。 所述方法还可以包括与所述标签标识符相关联地存储共享者信息。 共享者信息可以有效地指示存储数据块的一个或多个高速缓存。 所述方法可以包括由所述控制器在所述目录中存储与所述共享者信息相关联的复制信息。 复制信息可以有效地指示目录中的共享者信息的复制类型，并且有效地指示复制的段。

    情報処理装置、並列計算機システムおよび演算処理装置の制御方法
    9.
    发明申请
    情報処理装置、並列計算機システムおよび演算処理装置の制御方法 审中-公开
    信息处理装置，并行计算机系统和计算处理装置控制方法

    公开(公告)号：WO2012137339A1

    公开(公告)日：2012-10-11

    申请号：PCT/JP2011/058832

    申请日：2011-04-07

    Applicant: 富士通株式会社 ,  安島 雄一郎 ,  井上 智宏 ,  平本 新哉

    Inventor： 安島　雄一郎 ,  井上　智宏 ,  平本　新哉

    IPC: G06F12/08 ,  G06F15/17

    CPC classification number: G06F12/0815 ,  G06F12/0802 ,  G06F12/0813 ,  G06F12/0817 ,  G06F12/084 ,  G06F12/0888 ,  G06F15/173

    Abstract: 　並列計算機システム（１）を構成する情報処理装置（２）は、データを保持するメモリ（６）と、メモリ（６）に保持されたデータの一部を保持するキャッシュメモリ（５）と、メモリ（６）又はキャッシュメモリ（５）に保持されたデータを用いて演算を行うプロセッサコア（４）とを有するプロセッサ（３）を有する。また、情報処理装置（２）は、他の情報処理装置（２ａ）から受信したデータが、プロセッサコア（４）が待ち合わせているデータであるか否かを判定し、受信したデータがプロセッサコア（４）が待ち合わせているデータであると判定した場合には、受信したデータをキャッシュメモリ（５）に格納する通信装置（１０）を有する。なお、通信装置（１０）は、受信したデータがプロセッサコア（４）が待ち合わせていないデータであると判定した場合には、受信したデータをメモリ（６）に格納する。

    Abstract translation: 一种配置并行计算机系统（1）的信息处理设备（2）包括：保存数据的存储器（6） 以及处理器（3），还包括保存保存在所述存储器（6）中的所述数据的一部分的存储器高速缓存（5），以及处理器核心（4），其使用所保留的数据执行计算 在存储器（6）或存储器高速缓存（5）中。 此外，信息处理设备（2）还包括通信设备（10），其评估从另一信息处理设备（2a）接收的数据是否是处理器核心（4）正在等待的数据，以及如果接收到的数据 被评估为处理器核心（4）等待的数据，将接收的数据存储在存储器高速缓存（5）中。 注意，如果通信设备（10）评估接收到的数据不是处理器核心（4）等待的数据，则通信设备（10）将接收到的数据存储在存储器（6）中。

    ACCELERATING CACHE STATE TRANSFER ON A DIRECTORY-BASED MULTICORE ARCHITECTURE
    10.
    发明申请
    ACCELERATING CACHE STATE TRANSFER ON A DIRECTORY-BASED MULTICORE ARCHITECTURE 审中-公开
    基于目录的多媒体架构加速缓存状态转移

    公开(公告)号：WO2012091702A1

    公开(公告)日：2012-07-05

    申请号：PCT/US2010/062335

    申请日：2010-12-29

    Applicant: EMPIRE TECHNOLOGY DEVELOPMENT LLC ,  SOLIHIN, Yan

    Inventor： SOLIHIN, Yan

    IPC: G06F13/00 ,  G06F13/28

    CPC classification number: G06F12/0804 ,  G06F9/461 ,  G06F9/4856 ,  G06F12/0806 ,  G06F12/0817 ,  G06F12/123 ,  G06F2212/62

    Abstract: Technologies are generally described herein for accelerating a cache state transfer in a multicore processor. The multicore processor may include first, second, and third tiles. The multicore processor may initiate migration of a thread executing on the first core at the first tile from the first tile to the second tile. The multicore processor may determine block addresses of blocks to be transferred from a first cache at the first tile to a second cache at the second tile, and identify that a directory at the third tile corresponds to the block addresses. The multicore processor may update the directory to reflect that the second cache shares the blocks. The multicore processor may transfer the blocks from the first cache in the first tile to the second cache in the second tile effective to complete the migration of the thread from the first tile to the second tile.

    Abstract translation: 这里通常描述了用于加速多核处理器中的高速缓存状态传输的技术。 多核处理器可以包括第一，第二和第三瓦片。 多核处理器可以启动在第一块从第一块到第二块的在第一块上执行的线程的迁移。 多核处理器可以确定要从第一块处的第一高速缓存传输的块的块地址到第二块处的第二高速缓存，并且识别第三块中的目录对应于块地址。 多核处理器可以更新目录以反映第二高速缓存共享块。 多核处理器可以将块从第一块中的第一高速缓存传送到第二块中的第二高速缓存，以有效地完成从第一块到第二块的线程的迁移。

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