公开(公告)号：WO2022096844A1

公开(公告)日：2022-05-12

申请号：PCT/GB2021/052078

申请日：2021-08-11

Applicant: ARM LIMITED

Inventor： BOTMAN, François Christopher Jacques ,  GROCUTT, Thomas Christopher ,  SMITH, Bradley John

IPC: G06F21/52 ,  G06F9/34 ,  G06F9/35 ,  G06F12/02 ,  G06F12/14 ,  G06F9/32 ,  G06F9/30

Abstract: An apparatus and method are provided for constraining access to memory using capabilities. Processing circuitry performs operations during which access requests to memory are generated, with memory addresses for the access requests being generated using capabilities that identify constraining information. Capability checking circuitry performs a capability check operation to determine whether a given access request whose memory address is generated using a given capability is permitted based on the constraining information identified by that given capability. Memory access checking circuitry then further constrains access to the memory by the given access request in dependence on a level of trust associated with the given access request. The given capability has a capability level of trust associated therewith, and the level of trust associated with the given access request is dependent on both the current mode level of trust associated with the current mode of operation of the processing circuitry, and the capability level of trust of the given capability.

公开(公告)号：WO2020182544A1

公开(公告)日：2020-09-17

申请号：PCT/EP2020/055572

申请日：2020-03-03

Applicant: ROBERT BOSCH GMBH

Inventor： BAUMGAERTNER, Rainer ,  KOPP, Michael ,  DIZIOL, Raphael

IPC: G06F9/54 ,  G06F12/02 ,  G06F16/901 ,  G06F9/445 ,  G06F9/34

Abstract: Datenstruktur (10) für ein eingebettetes System (20), gekennzeichnet durch folgende Merkmale: - die Datenstruktur (10) umfasst einen typisierten statischen Speicherpool (11) zum Speichern von Daten-Elementen (12) und Zeigerobjekten (13) und - die Zeigerobjekte (13) sind dazu eingerichtet, einen Versatz (14) zwischen dem jeweiligen Zeigerobjekt (13) und einem der Daten-Elemente (12) zu speichern.

公开(公告)号：WO2019021173A1

公开(公告)日：2019-01-31

申请号：PCT/IB2018/055494

申请日：2018-07-24

Applicant: MMAPRO IT SOLUTIONS (PTY) LTD

Inventor： MSIZA, Ishmael Sbusiso

IPC: G06F9/32 ,  G06F9/34 ,  G06K9/20

CPC classification number: G06K9/00067 ,  G06K9/3208

Abstract: This invention relates to a method of adjusting the orientation of a captured image of a skewed fingerprint, the method comprising the steps of: separating a foreground of the captured image from a background of the captured image; estimating a centroid of the foreground with respect to a predefined reference point that is located in one of the foreground and background of the captured image of the fingerprint, wherein the estimated centroid of the foreground defines a first foreground axis; estimating an angle of orientation of a predefined point of the foreground of the captured image with respect to the first foreground axis of the estimated centroid; and pivoting or rotating the captured image by the estimated orientation angle so as to correct the orientation of the skewed fingerprint in the captured image. The invention also relates to a unique manner of establishing a centroid of the foreground of the captured image.

公开(公告)号：WO2018135088A1

公开(公告)日：2018-07-26

申请号：PCT/JP2017/039755

申请日：2017-11-02

Applicant: コニカミノルタ株式会社

Inventor： 一倉　孝宏

IPC: G06F15/80 ,  G06F9/34 ,  G06N3/063

Abstract: 本発明のデータ処理装置、畳み込み演算装置および畳み込みニューラルネットワーク装置は、アレイ状に配置された複数のプロセッサエレメントを備える。前記プロセッサエレメントは、データを記憶するメモリと、前記メモリにアクセスするためのメモリアドレスを生成するアドレス生成器とを備える。前記アドレス生成器は、前記メモリアドレスを順次に複数生成し、前記メモリアドレスを順次に複数生成する際に、非連続的な変化でメモリアドレスを生成できる。

公开(公告)号：WO2018132653A1

公开(公告)日：2018-07-19

申请号：PCT/US2018/013484

申请日：2018-01-12

Applicant: OPTIMUM SEMICONDUCTOR TECHNOLOGIES, INC.

Inventor： MOUDGILL, Mayan ,  HOANE, A. Joseph ,  WANG, Lei ,  NACER, Gary ,  MILBURY, Aaron G. ,  BARRIA, Enrique A. ,  HURTLEY, Paul

IPC: G06F9/26 ,  G06F9/34

Abstract: A processor includes a translation lookaside buffer (TLB) comprising a plurality of ways, wherein each way is associated with a respective page size, and a processing core, communicatively coupled to the TLB, to execute an instruction associated with a virtual memory page, identify a first way of the plurality of ways, wherein the first way is associated with a first page size, determine an index value using the virtual, memory page and the first page size for the first way, determine, using the index value, a first TLB entry of the first way, and translate, using a memory address translation stored in the first TLB entry, the first virtual memory page to a first physical memory page.

公开(公告)号：WO2017197215A1

公开(公告)日：2017-11-16

申请号：PCT/US2017/032321

申请日：2017-05-12

Applicant: MICROCHIP TECHNOLOGY INCORPORATED

Inventor： SENAPATI, Ashish ,  STEEDMAN, Sean ,  LOERTSCHER, Brent

IPC: G06F9/34

Abstract: An 8-bit microprocessor has a program memory having a 16-bit instruction word size and a data memory having an 8-bit data size. An instruction word has a payload size for an address of up to 12 bits. The microprocessor furthermore has a central processing unit coupled with the program memory and the data memory, a bank select register configured to select one of up to 64 memory banks, and an indirect addressing register operable to address up to 16KB of data memory. The CPU is configured to execute a first move instruction having two instruction words and being configured to only access the lower 4KB of the data memory and a second move instruction having three instruction words and configured to access the entire data memory.

Abstract translation: 一个8位微处理器具有一个具有16位指令字大小的程序存储器和一个具有8位数据大小的数据存储器。 一个指令字的地址有效载荷大小为12位。 此外，微处理器具有与程序存储器和数据存储器耦合的中央处理单元，被配置为选择多达64个存储体中的一个的存储体选择寄存器以及可操作来寻址高达16KB数据存储器的间接寻址寄存器。 CPU被配置为执行具有两个指令字并被配置为仅访问数据存储器的较低4KB的第一移动指令和具有三个指令字并被配置为访问整个数据存储器的第二移动指令。

公开(公告)号：WO2016083930A1

公开(公告)日：2016-06-02

申请号：PCT/IB2015/058700

申请日：2015-11-11

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM JAPAN LIMITED

Inventor： MOREIRA, Jose, Eduardo ,  TANASE, Ilie, Gabriel ,  TSENG, Jessica, Hui-Chun ,  EDELSOHN, David, Joel ,  SERRANO, Mauricio, Jose ,  WU, Peng

IPC: G06F9/38 ,  G06F9/34

CPC classification number: G06F9/30189 ,  G06F9/3009 ,  G06F9/30123 ,  G06F9/30145

Abstract: Techniques for switching between two (thread and lane) modes of execution in a dual execution mode processor are provided. In one aspect, a method for executing a single instruction stream having alternating serial regions and parallel regions in a same processor is provided. The method includes the steps of: creating a processor architecture having, for each architected thread of the single instruction stream, one set of thread registers, and N sets of lane registers across N lanes; executing instructions in the serial regions of the single instruction stream in a thread mode against the thread registers; executing instructions in the parallel regions of the single instruction stream in a lane mode against the lane registers; and transitioning execution of the single instruction stream from the thread mode to the lane mode or from the lane mode to the thread mode.

Abstract translation: 提供了在双执行模式处理器中在两个（线程和通道）执行模式之间切换的技术。 在一个方面，提供了一种在相同处理器中执行具有交替的串行区域和并行区域的单个指令流的方法。 该方法包括以下步骤：创建对于单个指令流的每个架构线程，在N个通道上具有一组线程寄存器和N组通道寄存器的处理器架构; 在针对线程寄存器的线程模式下执行单个指令流的串行区域中的指令; 在相对于车道列表的车道模式中执行单个指令流的并行区域中的指令; 并且将单个指令流的执行从线程模式转换到车道模式或从车道模式转换到线程模式。

公开(公告)号：WO2014045500A1

公开(公告)日：2014-03-27

申请号：PCT/JP2013/004155

申请日：2013-07-04

Applicant: 三菱電機株式会社

Inventor： 嶋井　優介 ,  遠山　治 ,  小川　吉大

IPC: G06F15/80 ,  G06F15/78 ,  G06F9/34 ,  G06F9/38

CPC classification number: G06F9/30145 ,  G06F9/30098 ,  G06F9/34 ,  G06F9/38 ,  G06F9/3891 ,  G06F15/76 ,  G06F15/78 ,  G06F15/80

Abstract: 　本発明のＬＳＩ１は、動作モード信号１０１として予め同時にアクセスするＩＰコア４及び制御用レジスタの組み合わせが設定されたアドレスデコーダを備えるので、1つのシステムアドレス信号で複数の制御用レジスタにアクセスすることができる。よって、ＣＰＵ２に制御用レジスタの組み合わせの数だけ選択信号を用意する必要がなく、ＣＰＵの動作をコーディングする作業を軽減してＣＰＵ２のプログラム開発負担を低減することができる。

Abstract translation: 该LSI（1）设置有作为操作模式信号（101）提前同时访问的IP核（4），以及设置有控制寄存器的组合的地址解码器，因此可以访问 多个控制寄存器通过一个系统地址信号。 因此，可以通过减少CPU操作编码的工作来减少CPU（2）的程序开发负担，而不需要准备多个选择信号，该选择信号是CPU（2）的控制寄存器的组合数量， 。

公开(公告)号：WO2013147289A1

公开(公告)日：2013-10-03

申请号：PCT/JP2013/059795

申请日：2013-03-25

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

Inventor： YONEDA, Seiichi

IPC: G06F9/30 ,  G06F1/04 ,  G06F1/26 ,  G06F1/30 ,  G06F1/32 ,  G06F9/34 ,  G06F9/38

CPC classification number: G06F1/324 ,  G06F1/3237 ,  Y02D10/128

Abstract: Power consumption is reduced. A processor includes an instruction register unit in which data of a plurality of instructions is fetched; an instruction decoder unit in which each of the plurality of instructions is translated; a logic unit including a functional circuit which is supplied with a clock signal and a power source voltage, supplied with a data signal including the translated data of the instructions, and operates in accordance with the supplied data of the instructions; a data analysis unit in which the translated data is analyzed so as to calculate a non-operating period of the functional circuit, and a control signal is generated; and a control unit which controls the supply of the clock signal or both the clock signal and the power source voltage to the functional circuit in accordance with the control signal.

Abstract translation: 功耗降低。 处理器包括：指令寄存器单元，其中获取多个指令的数据; 指令解码器单元，其中所述多个指令中的每一个被转换; 逻辑单元，包括提供有包括指令的转换数据的数据信号的时钟信号和电源电压的功能电路，并根据所提供的指令数据进行操作; 数据分析单元，其中分析翻译数据以计算功能电路的非工作周期，并且产生控制信号; 以及控制单元，其根据控制信号控制对功能电路的时钟信号或时钟信号和电源电压的供应。

公开(公告)号：WO2013145221A1

公开(公告)日：2013-10-03

申请号：PCT/JP2012/058415

申请日：2012-03-29

Applicant: 富士通株式会社 ,  野津 隆弘

Inventor： 野津　隆弘

IPC: G06F15/80 ,  G06F9/34 ,  G06T1/20 ,  G06T5/20

CPC classification number: G06T1/20 ,  G06F9/3875 ,  G06F9/3887 ,  G06F9/3893 ,  G06F15/80

Abstract: 　順番に整列されたデータを格納するレジスタファイルと、並列に設けられた複数の演算ユニットと、レジスタファイルのデータを選択して演算ユニットに供給するセレクタと、を有するパイプライン型プロセッサであって、各演算ユニットは、所定の個数の連続したデータを順番に使用するパイプライン処理を実行し、複数の演算ユニットは、順番が１つずれたデータに対してパイプライン処理を並列に実行し、各演算ユニットは、少なくとも１個のパイプラインレジスタと、パイプラインレジスタの入力データ切替器と、を有し、最下位を除く演算ユニットの前記切替器は、レジスタファイルから供給される初期データと、隣接する他の演算ユニットのパイプラインレジスタが出力するシフトデータと、の間で出力するデータを切り替え、最下位の演算ユニットの切替器は、レジスタファイルから供給される初期データと追加シフトデータとの間で出力するデータを切り替える。

Abstract translation: 本发明是一种流水线型处理器，包括：存储以序列排列的数据的寄存器文件; 并行提供多个计算单元; 以及选择器，其选择所述寄存器文件中的数据，并将所述数据提供给所述计算单元。 每个计算单元执行顺序地使用指定数量的连续数据项的流水线处理。 多个计算单元中的每一个对流水线处理对在序列中移位了一个位置的数据项执行并行执行。 每个计算单元包括：至少一个流水线寄存器; 以及用于流水线寄存器的输入数据切换装置。 除了最低级计算单元之外的计算单元的切换装置将从寄存器文件提供的初始数据和由相邻的另一计算单元的流水线寄存器输出的移位数据之间输出数据。 最低级计算单元的切换装置将从寄存器文件提供的初始数据和附加移位数据之间输出的数据切换。