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公开(公告)号：CN119545855A
公开(公告)日：2025-02-28
申请号：CN202411404024.3
申请日：2024-10-09
Applicant: 北京智芯微电子科技有限公司
Abstract: 本申请公开了一种非对称型混合多栅半导体器件及其制作方法、芯片，属于半导体技术领域。所述非对称型混合多栅半导体器件包括：衬底，包括第一高压阱区，第一高压阱区中设有沿目标方向依次连接的漏极区、第一漂移区和第二漂移区，第二漂移区的掺杂浓度大于第一漂移区的掺杂浓度；第二漂移区中的阱区中设有沿目标方向相间隔的第一源极区和第二源极区，第一源极区靠近第一漂移区一侧的阱区构成第一沟道区，第二源极区底部的阱区构成第二沟道区；第一栅极结构，覆盖第一沟道区；第二栅极结构，位于第一高压阱区内，且覆盖第二沟道区。本申请能够在提高器件的过电流能力的同时，维持了较小的器件面积，保证了器件集成度。
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公开(公告)号：CN119521738A
公开(公告)日：2025-02-25
申请号：CN202411532104.7
申请日：2024-10-30
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及半导体领域，提供一种延伸漏极MOS器件及制造方法、芯片。所述延伸漏极MOS器件包括：衬底、P型阱区、N型深阱区、浅槽隔离区、源区、漏区及栅极，浅槽隔离区包括第一浅槽隔离区、第二浅槽隔离区以及第三浅槽隔离区，第一浅槽隔离区位于栅极与漏区之间，第二浅槽隔离区位于漏区与衬底接口之间，第三浅槽隔离区位于源区与衬底接口之间；N型深阱区位于第一浅槽隔离区及漏区的下方，N型深阱区内设有第二P型阱区，第二P型阱区与第一浅槽隔离区纵向相接。本发明将内部有P型阱区的N型深阱区作为漂移区结构，提升了器件的击穿电压和安全工作区，该器件的制造方法与CMOS工艺完全兼容，降低了制造成本。
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公开(公告)号：CN119486143A
公开(公告)日：2025-02-18
申请号：CN202411653732.0
申请日：2024-11-19
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体技术领域，具体涉及公开了一种SONOS闪存器件、制备方法、芯片和电子设备，该制备方法包括：在硅衬底上制备隧穿氧化层；在所述隧穿氧化层上制备底部氮化硅层；对所述底部氮化硅层进行离子轰击处理；对离子轰击处理后的底部氮化硅层进行等离子体钝化处理；在所述底部氮化硅层的上方制备阻挡氧化层；在所述阻挡氧化层上制备多晶硅栅极。该技术方案可以同时提高SONOS闪存器件的存储窗口和可靠性，主要用于制备SONOS闪存器件。
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公开(公告)号：CN117852462B
公开(公告)日：2025-02-18
申请号：CN202311550020.1
申请日：2023-11-20
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: G06F30/367 , G06F119/02 , G06F119/04 , G06F111/08 , G06F111/10 , G06F119/14 , G06F119/08
Abstract: 本申请公开可靠性仿真方法、可靠性仿真装置、仿真设备及非易失性计算机可读存储介质。方法包括获取电磁干扰信号的周期性干扰信号；对获取的电磁干扰信号周期性干扰信号进行高斯混合模拟，以获取高斯混合干扰信号时域函数；根据高斯混合干扰信号时域函数和预设加速因子模型，将周期性干扰信号转换为矩形脉冲信号，预设加速因子模型为正常工况下的预期失效时间和具有预设加速应力条件下的真实失效时间的比值，预设加速因子模型满足退化一致性条件；及将矩形脉冲信号作为输入边界条件，输入到预设的仿真软件仿真预设次数，以输出待仿真晶体管的退化率，退化率配置为表征待仿真晶体管的可靠性。如此，仿真结果可准确地反映待仿真晶体管的可靠性。
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公开(公告)号：CN119416727A
公开(公告)日：2025-02-11
申请号：CN202411467829.2
申请日：2024-10-21
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F30/392 , G06T7/13 , G06T5/30 , G06V10/74
Abstract: 本发明提供一种电路设计版图和扫描电镜图像的配准方法及装置，属于半导体技术领域。所述电路设计版图和扫描电镜图像的配准方法包括：获取第一电路设计版图和扫描电镜图像，所述第一电路设计版图包括多个第一图形；对所述第一电路设计版图中的各个第一图形进行图像处理，生成各个第一图形对应的扫描电镜模拟图形，以得到模拟电镜图像；将所述模拟电镜图像与所述扫描电镜图像进行配准，得到匹配结果。扫描电镜模拟扫描图形与扫描电镜图像中扫描图形的形貌接近，从而能够高效、快速、准确地对扫描电镜图像与模拟电镜图像进行匹配，提升匹配效率和准确度。
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Patent Agency Ranking
公开(公告)号：CN114062740B
公开(公告)日：2025-02-07
申请号：CN202111189327.4
申请日：2021-10-12
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC: G01R1/18
Abstract: 本发明实施例提供一种用于多信号单线进入暗室的滤波装置，属于滤波技术领域。所述装置包括：金属外壳；暗室屏蔽体；所述金属外壳与所述暗室屏蔽体围合构成具有密封腔的箱体结构，所述密封腔内封装有金属沙；所述暗室屏蔽体用于接入包覆有金属屏蔽层的单芯导线并容许剥离金属屏蔽层的所述单芯导线穿过所述密封腔后进入暗室，所述单芯导线的金属屏蔽层断面与所述暗室屏蔽体接触，以通过所述暗室屏蔽体、所述金属外壳及所述金属沙构成的导电平面消耗干扰信号。本发明方案既保证了单芯导线上的各种有用信号顺利进入电波暗室，又防止了其它干扰信号进入电波暗室，满足了同一线路上多种信号进入暗室的相关要求。
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公开(公告)号：CN114268310B
公开(公告)日：2025-01-28
申请号：CN202111331236.X
申请日：2021-11-11
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 芯创智(北京)微电子有限公司
IPC: H03K19/0185
Abstract: 本发明提供一种电平移位器和数字隔离器，该电平移位器还包括偏置电流瞬态增强单元和边沿快速响应单元；所述输入信号端连接电平移位主体单元、偏置电流瞬态增强单元和边沿快速响应单元；所述偏置电流瞬态增强单元的输出端与边沿快速响应单元的输入端连接，所述边沿快速响应单元的输出端与所述电平移位主体单元的输出端连接，所述电平移位主体单元的输出端作为所述输出信号端；所述偏置电流瞬态增强单元用于在输入信号跳变过程中为边沿快速响应单元提供瞬态增强后的偏置电流，所述边沿快速响应单元用于在所述偏置电流的作用下快速响应，以加快电平移位主体单元输出电平的转换速度。解决了传统电平移位器在输入信号电平突变时响应较慢的问题。
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公开(公告)号：CN119325335A
公开(公告)日：2025-01-17
申请号：CN202411317670.6
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种电容结构制作方法、电容结构、芯片及电路，涉及半导体技术领域。制作方法包括：提供衬底，并在衬底上表面依次形成第一电极层、初始介电层和具有对准窗口的刻蚀替位层；对准窗口的宽度等于电容结构的宽度；将刻蚀替位层作为阻挡层，利用对准窗口的自对准作用形成第二电极层；利用初始介电层形成中间介电层；中间介电层为具有上台阶和下台阶的凸字形构型，上台阶的宽度等于电容结构的宽度；形成介质层，并形成第一导电结构和第二导电结构。通过本发明，能够减小介电层的局部损耗，保证电容结构的性能和稳定性。
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公开(公告)号：CN119325260A
公开(公告)日：2025-01-17
申请号：CN202411317296.X
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种沟道应力形成方法、半导体结构、芯片及电路，涉及半导体技术领域。制作方法包括：在形成轻掺杂漏结构和多个栅极之后，分别在每一栅极两侧形成侧墙结构；侧墙结构包括至少一层层状侧墙，且侧墙结构的最外层为无定形碳侧墙；利用侧墙结构在衬底内形成源漏注入区；利用灰化工艺去除无定形碳侧墙；在栅极和衬底表面形成拉应力氧化硅层；在拉应力氧化硅层表面形成拉应力氮化硅层；对拉应力氮化硅层进行退火处理，以将拉应力传导并记忆至沟道。通过本发明，能够减小栅极两侧的侧墙厚度，从而增大相邻的栅极侧墙的间距，减小应力层与沟道的距离，使应力能更有效地传递到沟道区，提高器件性能。
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公开(公告)号：CN119170602A
公开(公告)日：2024-12-20
申请号：CN202411308783.X
申请日：2024-09-19
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及半导体技术领域，提供一种有源区分构式测试单元、多晶硅栅线宽粗糙度测试方法。所述有源区分构式测试单元包括有源区以及多晶硅栅，有源区包括多个相互隔离的有源子区，多个相互隔离的有源子区沿所述多晶硅栅的长度方向排布；每个有源子区包括一个源区及一个漏区；多个有源子区的源区及漏区单独连接金属引线，与多个有源子区的源区及漏区连接的金属引线通过多层的金属互联层连接对应的测试键；每个有源子区的线宽均可调节，多晶硅栅的长度跟随多个有源子区的线宽的调节发生变化。本发明可以通过调节有源区的线宽使多晶硅栅的长度发生变化，从而使多晶硅栅的线宽粗糙度发生变化，获得多晶硅栅线宽粗糙度与电性参数之间的相关性。
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