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公开(公告)号：CN118136615B
公开(公告)日：2024-07-16
申请号：CN202410546698.0
申请日：2024-05-06
Applicant: 北京智芯微电子科技有限公司
Abstract: 本公开涉及半导体集成电路技术领域，具体涉及一种薄膜电阻及其制备方法、电子器件、芯片和电子设备。根据本公开实施例提供的技术方案，通过在薄膜电阻材料层下方设置包括一个或多个梳状结构层的梳状结构，可以有效地平衡电阻的生长应力，减少应力集中现象，增强薄膜电阻材料层的机械稳定性，充分提升电阻的平整度和均一性，降低材料表面缺陷；进一步地，在与衬底垂直的平面上，薄膜电阻材料层的边缘与梳状结构的边缘以及衬底的边缘对齐时，可有效避免光刻过程中由于不规则反射效应造成的电阻损伤，降低材料内部缺陷，从而综合提升温度稳定性，由此大幅度降低了电阻的温度系数，提升了电阻的精度水平，进而满足了芯片产品的应用需求。
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公开(公告)号：CN118011175B
公开(公告)日：2024-06-28
申请号：CN202410420863.8
申请日：2024-04-09
Applicant: 北京智芯微电子科技有限公司 , 国网山西省电力公司电力科学研究院
IPC: G01R31/26
Abstract: 本发明提供一种晶体管器件缺陷分析方法及系统，涉及半导体器件检测领域。分析方法包括：搭建缺陷检测平台，并检测缺陷检测样品的初始瞬态电容；其中，缺陷检测样品包括在衬底上形成的多个晶体管器件，晶体管器件具有金属/氧化物/半导体层叠结构，每一晶体管器件的栅极通过梳状导电结构连接至第一引脚，缺陷检测样品的衬底连接至第二引脚；搭建电磁干扰平台，并对缺陷检测样品进行电磁干扰；检测损伤瞬态电容；基于初始瞬态电容确定初始缺陷能级和初始缺陷浓度，基于损伤瞬态电容确定损伤缺陷能级和损伤缺陷浓度；确定缺陷检测样品的电磁损伤程度。通过本发明提供的分析方法，能够探测晶体管器件的微观缺陷，准确测量晶体管器件的缺陷能级。
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公开(公告)号：CN117276349B
公开(公告)日：2024-04-12
申请号：CN202311569965.8
申请日：2023-11-23
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/336 , H01L27/02
Abstract: 本申请公开了一种抗辐射动态阈值调制半导体器件、工艺、电路及芯片，属于半导体技术领域。抗辐射动态阈值调制半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方，顶栅层位于体区和漂移区的正上方，底栅层和顶栅层在体区和漂移区内形成方向相反的电场。在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定；此外，通过采用双栅结构，能够通过器件设计，双栅动态调控获得电路所需的不同阈值电压，从而节约了调整工艺参数及工序的成本。
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公开(公告)号：CN115881778B
公开(公告)日：2023-05-05
申请号：CN202310056870.X
申请日：2023-01-19
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底；阱区，形成于衬底；体区和漂移区，形成于阱区；漂移延伸区，形成于漂移区的上表面，漂移延伸区包括第一延伸层和层叠设置于第一延伸层之上的第二延伸层，第一延伸层与第二延伸层具有不同的导电类型，第一延伸层与漂移区具有相同的导电类型；氧化介质层，形成于漂移区的上表面，位于漂移延伸区的两侧；栅极，形成于体区上；源极，形成于体区；漏极，形成于漂移区。通过本发明提供的晶体管，能够改善晶体管的自热效应，避免载流子迁移率下降，降低热载流子效应，提高击穿电压，提高器件性能和可靠性。
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公开(公告)号：CN118136615A
公开(公告)日：2024-06-04
申请号：CN202410546698.0
申请日：2024-05-06
Applicant: 北京智芯微电子科技有限公司
Abstract: 本公开涉及半导体集成电路技术领域，具体涉及一种薄膜电阻及其制备方法、电子器件、芯片和电子设备。根据本公开实施例提供的技术方案，通过在薄膜电阻材料层下方设置包括一个或多个梳状结构层的梳状结构，可以有效地平衡电阻的生长应力，减少应力集中现象，增强薄膜电阻材料层的机械稳定性，充分提升电阻的平整度和均一性，降低材料表面缺陷；进一步地，在与衬底垂直的平面上，薄膜电阻材料层的边缘与梳状结构的边缘以及衬底的边缘对齐时，可有效避免光刻过程中由于不规则反射效应造成的电阻损伤，降低材料内部缺陷，从而综合提升温度稳定性，由此大幅度降低了电阻的温度系数，提升了电阻的精度水平，进而满足了芯片产品的应用需求。
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Patent Agency Ranking
公开(公告)号：CN118011175A
公开(公告)日：2024-05-10
申请号：CN202410420863.8
申请日：2024-04-09
Applicant: 北京智芯微电子科技有限公司 , 国网山西省电力公司电力科学研究院
IPC: G01R31/26
Abstract: 本发明提供一种晶体管器件缺陷分析方法及系统，涉及半导体器件检测领域。分析方法包括：搭建缺陷检测平台，并检测缺陷检测样品的初始瞬态电容；其中，缺陷检测样品包括在衬底上形成的多个晶体管器件，晶体管器件具有金属/氧化物/半导体层叠结构，每一晶体管器件的栅极通过梳状导电结构连接至第一引脚，缺陷检测样品的衬底连接至第二引脚；搭建电磁干扰平台，并对缺陷检测样品进行电磁干扰；检测损伤瞬态电容；基于初始瞬态电容确定初始缺陷能级和初始缺陷浓度，基于损伤瞬态电容确定损伤缺陷能级和损伤缺陷浓度；确定缺陷检测样品的电磁损伤程度。通过本发明提供的分析方法，能够探测晶体管器件的微观缺陷，准确测量晶体管器件的缺陷能级。
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公开(公告)号：CN115863397B
公开(公告)日：2023-04-21
申请号：CN202310056857.4
申请日：2023-01-19
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L29/06 , H01L29/78 , H01L29/16 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底；阱区，形成于衬底；体区和漂移区，形成于阱区；异质结延伸区，形成于漂移区的上表面，异质结延伸区包括漂移延伸层和层叠设置于漂移延伸层之上的碳化硅延伸层，漂移延伸层与碳化硅延伸层具有不同的导电类型，漂移延伸层与漂移区具有相同的导电类型；氧化介质层，形成于漂移区的上表面，位于异质结延伸区的两侧；栅极，形成于体区之上；源极，形成于体区；漏极，形成于漂移区。通过本发明提供的晶体管，能够减轻漂移区表面电子的聚集，改善自热效应，避免载流子迁移率下降，降低热载流子效应，提高击穿电压，提高器件性能和可靠性。
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公开(公告)号：CN118627291A
公开(公告)日：2024-09-10
申请号：CN202410747506.2
申请日：2024-06-11
Applicant: 北京智芯微电子科技有限公司
IPC: G06F30/20
Abstract: 本发明提供一种掺杂浓度文件生成方法、装置和电子设备，属于计算机技术领域。方法包括：获取新拓扑结构网格中的所有节点坐标；基于原拓扑结构网格中所有图形网格内的指定点坐标构建KD树；基于所述KD树搜索出所述新拓扑结构网格中的每个节点坐标在所述原拓扑结构网格对应的目标图形网格；基于每个所述目标图形网格的节点掺杂浓度对新拓扑结构网格中的每个节点坐标进行插值，得到新拓扑结构网格中的所有节点坐标的掺杂浓度，以形成新掺杂浓度文件。相比现有技术采用顺序遍历原有拓扑结构的三角形网格方式，过程效率低、耗时长。本发明采用KD树的方式建立原有图形网格的快速搜索，实现新拓扑结构网格的节点在原有拓扑结构网格上的快速定位。
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公开(公告)号：CN118626374A
公开(公告)日：2024-09-10
申请号：CN202410745770.2
申请日：2024-06-11
Applicant: 北京智芯微电子科技有限公司
IPC: G06F11/36
Abstract: 本发明提供一种图形用户界面程序的自动测试方法、装置和电子设备，属于计算机技术领域。其中方法包括：获取图形用户界面程序的测试用例中操作的控件坐标信息；基于测试用例中操作的控件坐标信息，编写自动化测试脚本；运行自动化测试脚本；重复执行以下步骤，直至所有测试任务测试结束：间隔预设时间周期获取图形用户界面的截图，以及提取截图中的多个测试任务的字符和每个测试任务对应的颜色状态；基于截图、多个测试任务的字符和每个测试任务的颜色状态，生成测试用例状态报告；基于测试用例状态报告确定所有测试任务的测试进程。本发明用以解决图形用户界面程序的测试过程中耗费大量的人力成本和时间成本的问题。
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公开(公告)号：CN117276349A
公开(公告)日：2023-12-22
申请号：CN202311569965.8
申请日：2023-11-23
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/336 , H01L27/02
Abstract: 本申请公开了一种抗辐射动态阈值调制半导体器件、工艺、电路及芯片，属于半导体技术领域。抗辐射动态阈值调制半导体器件包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方，顶栅层位于体区和漂移区的正上方，底栅层和顶栅层在体区和漂移区内形成方向相反的电场。在器件开态时，导电沟道形成于器件内部，远离器件表面，从而不易受外界辐射干扰，器件更稳定；此外，通过采用双栅结构，能够通过器件设计，双栅动态调控获得电路所需的不同阈值电压，从而节约了调整工艺参数及工序的成本。
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