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公开(公告)号：CN104425512A
公开(公告)日：2015-03-18
申请号：CN201410443006.6
申请日：2014-09-02
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/1157 , H01L27/11519 , H01L27/11582 , H01L29/4234 , H01L29/7926
Abstract: 一种半导体器件包括字线和绝缘图案的叠层。单元柱垂直地延伸穿过所述字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。字线的厚度与直接相邻的绝缘图案的厚度的比例沿所述单元柱中的一个或多个在不同的位置处不同。还公开了相关的制造方法和系统。
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公开(公告)号：CN103715176A
公开(公告)日：2014-04-09
申请号：CN201310464865.9
申请日：2013-10-08
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
Abstract: 本发明公开了一种半导体器件，其包括：多个存储单元串；位线；以及互连，其将至少两个存储单元串联接至位线。存储单元串通过对应的互连能被联接至对应的位线。交替的存储单元串通过对应的不同的互连能被联接至不同的位线。
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公开(公告)号：CN101373765A
公开(公告)日：2009-02-25
申请号：CN200810144566.6
申请日：2008-08-22
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/06 , H01L21/82 , H01L21/8234
CPC classification number: H01L27/1052 , H01L27/0629 , H01L27/105 , H01L27/11526 , H01L27/11531 , H01L28/20
Abstract: 在一种半导体器件及其制造方法中，该半导体器件包括基板，其包括第一区和第二区。至少一个第一栅极结构位于第一区中的基板上，该至少一个第一栅极结构包括第一栅极绝缘层和第一栅极绝缘层上的第一栅极电极层。至少一个隔离结构位于第二区中的基板中，该隔离结构的顶表面在高度上低于基板的顶表面。至少一个电阻器图案位于至少一个隔离结构上。
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公开(公告)号：CN100438039C
公开(公告)日：2008-11-26
申请号：CN200610009420.1
申请日：2006-02-22
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/52 , H01L21/8239 , H01L21/768
CPC classification number: H01L27/105 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529
Abstract: 在实施例中，存储器件包括具有单元阵列区和外围电路区的半导体衬底。包括位线接触插塞、公共源线、外围栅互连接触插塞、以及外围金属互连接触插塞的插塞由通过相同工艺的导电层构成。同样，包括直接连接到插塞的位线、单元金属互连、外围栅互连和外围金属互连的金属互连通过相同工艺的金属层构成。因此，简化了包括插塞和金属互连的互连结构，并因此简化了它们的形成过程。
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公开(公告)号：CN106981491B
公开(公告)日：2022-01-11
申请号：CN201710033439.8
申请日：2017-01-18
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置和垂直非易失性存储器装置，所述三维半导体存储器装置包括：基底，包括单元阵列区域和连接区域；电极结构，包括交替地且竖直地堆叠在基底上的第一电极和第二电极，并且在连接区域上具有阶梯状结构。第一电极和第二电极中的每个可以包括：电极部分，设置在单元阵列区域上，以沿第一方向延伸，并且在垂直于第一方向的第二方向上彼此间隔开；电极连接部分，设置在连接区域上，以沿第二方向延伸并且使电极部分彼此水平地连接；突出，在连接区域上设置为从电极连接部分沿第一方向延伸，并且在第二方向上彼此间隔开。
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Patent Agency Ranking
公开(公告)号：CN108417560A
公开(公告)日：2018-08-17
申请号：CN201810154260.2
申请日：2013-10-08
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768 , H01L27/11582 , H01L27/1157
Abstract: 本公开涉及半导体器件及其制造方法。一种半导体器件包括：多个存储单元串；位线；以及互连，其将至少两个存储单元串联接至位线。存储单元串通过对应的互连能被联接至对应的位线。交替的存储单元串通过对应的不同的互连能被联接至不同的位线。
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公开(公告)号：CN108022929A
公开(公告)日：2018-05-11
申请号：CN201711064262.4
申请日：2017-11-02
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526
CPC classification number: H01L27/11568 , H01L27/11521 , H01L27/11526 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 本发明公开了一种竖直存储器装置。该竖直存储器装置包括衬底，衬底具有单元阵列区和位于单元阵列区的外部的连接区。栅电极层堆叠在衬底的单元阵列区和连接区上，在连接区中形成台阶结构。沟道结构布置在单元阵列区中，在垂直于衬底的上表面的方向上延伸，同时穿过栅电极层。伪沟道结构布置在连接区中，与沟道结构在相同的方向上延伸，同时穿过形成台阶结构的栅电极层。第一半导体图案布置在沟道结构下方，并且第二半导体图案布置在伪沟道结构下方。第一半导体图案和第二半导体图案包括多晶半导体材料。
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公开(公告)号：CN103715176B
公开(公告)日：2018-03-27
申请号：CN201310464865.9
申请日：2013-10-08
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
Abstract: 本发明公开了一种半导体器件，其包括：多个存储单元串；位线；以及互连，其将至少两个存储单元串联接至位线。存储单元串通过对应的互连能被联接至对应的位线。交替的存储单元串通过对应的不同的互连能被联接至不同的位线。
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公开(公告)号：CN106992181A
公开(公告)日：2017-07-28
申请号：CN201611179008.4
申请日：2016-12-19
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
CPC classification number: H01L23/5283 , H01L21/76816 , H01L21/76877 , H01L23/5226 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 本发明公开了三维(3D)半导体器件，其中一种3D半导体器件包括包含层叠在基板上的第一叠层和第二叠层的叠层结构。第一叠层和第二叠层的每个包括第一电极和在第一电极上的第二电极。第一叠层的第二电极的侧壁与第二叠层的第二电极的侧壁水平地间隔开第一距离。在第一叠层和第二叠层的每个中，第一电极的侧壁与第二电极的侧壁水平地间隔开第二距离。第二距离小于第一距离的一半。
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公开(公告)号：CN102376566B
公开(公告)日：2015-06-10
申请号：CN201110238814.5
申请日：2011-08-19
Applicant: 三星电子株式会社
IPC: H01L21/321 , H01L21/311 , G03F7/00
CPC classification number: H01L21/31144 , H01L21/0337 , H01L21/0338 , H01L21/3086 , H01L21/3088 , H01L21/76816
Abstract: 本发明提供一种形成用于半导体器件的图案结构的方法。在形成图案结构的方法中，半导体器件的节点分离线的切除部分通过利用牺牲掩模图案的连接部分和掩模图案的双图案化工艺形成，从而改善对准裕度。掩模图案与牺牲掩模图案之间的对准裕度提高至牺牲掩模图案的连接部分的长度的量。邻近节点分离线的线包括朝向分离线的切除部分突出的突出部分。
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