公开(公告)号：CN109148467A

公开(公告)日：2019-01-04

申请号：CN201811037782.0

申请日：2018-09-06

申请人： 长江存储科技有限责任公司

发明人： 华文宇 ,  夏志良

IPC分类号： H01L27/1157 ,  H01L27/11582 ,  H01L29/792

CPC分类号： H01L27/1157 ,  H01L27/11582 ,  H01L29/7926

摘要： 一种3D‑NAND闪存，包括：半导体衬底；位于所述半导体衬底上的堆叠结构，所述堆叠结构包括交错层叠的若干层绝缘层和若干层导电层；贯穿所述堆叠结构的沟道结构，所述沟道结构包括高K栅介质层和沟道牺牲层，所述高K栅介质层在垂直于半导体衬底的方向上连续分布，沟道牺牲层位于所述高K栅介质层和所述绝缘层之间，且沟道牺牲层在垂直于所述半导体衬底的方向上被所述导电层隔断。所述3D‑NAND闪存的性能得到提高。

公开(公告)号：CN108899273A

公开(公告)日：2018-11-27

申请号：CN201810961862.9

申请日：2013-03-13

申请人： 赛普拉斯半导体公司

发明人： 克里希纳斯瓦米·库马尔 ,  波·金 ,  斐德列克·杰能

IPC分类号： H01L21/28 ,  H01L27/11573 ,  H01L27/11582 ,  H01L29/51 ,  H01L29/66 ,  H01L29/792

CPC分类号： H01L29/7926 ,  H01L21/28282 ,  H01L27/11573 ,  H01L27/11582 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833

摘要： 本申请涉及将ONO集成到逻辑CMOS流程中的方法。描述了将非易失性存储设备集成到逻辑MOS流程中的方法的实施例。一般而言，方法包括：在衬底的第一区之上形成MOS设备的衬垫介电层；由覆盖衬底的第二区之上的表面的半导体材料的薄膜形成存储设备的沟道，沟道连接存储设备的源极和漏极；在第二区之上形成覆盖沟道的图案化的介质堆栈，图案化的介质堆栈包括隧道层、电荷俘获层、和牺牲顶层；同时从衬底的第二区中移除牺牲顶层并从衬底的第一区中移除衬垫介电层；并且同时在衬底的第一区之上形成栅极介电层和在电荷俘获层之上形成阻挡介电层。

公开(公告)号：CN108886041A

公开(公告)日：2018-11-23

申请号：CN201680076407.X

申请日：2016-12-20

申请人： 桑迪士克科技有限责任公司

发明人： J.于 ,  Z.卢 ,  D.毛 ,  张艳丽 ,  A.塞罗夫 ,  C.葛 ,  J.阿尔斯梅尔

IPC分类号： H01L27/1157 ,  H01L27/11582

CPC分类号： H01L27/11582 ,  H01L21/0214 ,  H01L21/0223 ,  H01L21/31111 ,  H01L21/32 ,  H01L27/1157 ,  H01L29/7926

摘要： 可以在绝缘层和导电层的交替堆叠体中的导电层的每级处形成离散的硅氮化物部分。离散的硅氮化物部分可以用作电荷俘获材料部分，其每一个由前侧上的隧穿电介质部分以及背侧上的阻挡电介质部分横向地接触。隧穿电介质部分可以形成为离散的材料部分或隧穿电介质层内的部分。阻挡电介质部分可以形成为离散的材料部分或阻挡电介质层内的多个部分。可以通过沉积电荷俘获材料层并且在绝缘层的级处选择性地移除电荷俘获材料层的部分来形成离散的硅氮化物部分。可以采用各种方案来单体化电荷俘获材料层。

公开(公告)号：CN103680613B

公开(公告)日：2018-09-04

申请号：CN201310039701.1

申请日：2013-01-31

申请人： 爱思开海力士有限公司

发明人： 周瀚洙

IPC分类号： G11C16/06 ,  G11C16/10 ,  G11C16/30

CPC分类号： G11C7/00 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/107 ,  G11C16/3427 ,  H01L27/11582 ,  H01L29/7926

摘要： 本发明提供了一种半导体存储器件及其操作方法。所述半导体存储器件包括存储器单元阵列，所述存储器单元阵列包括耦接在位线与公共源极线之间的单元串，每个单元串包括层叠在衬底之上的多个存储器单元。所述半导体存储器件还包括外围电路，所述外围电路被配置成将负电压供应给与单元串耦接的一个或更多个字线，并且将正电压供应给公共源极线，其中，在执行编程操作之前，外围电路供应正电压和负电压。

公开(公告)号：CN108389865A

公开(公告)日：2018-08-10

申请号：CN201810105509.0

申请日：2018-02-02

申请人： 三星电子株式会社

发明人： 申重植 ,  朴志勋 ,  孙龙勋 ,  禹钟昊 ,  郑恩宅 ,  车俊昊

IPC分类号： H01L27/11582 ,  H01L27/1157 ,  H01L29/792

CPC分类号： H01L27/11582 ,  H01L21/308 ,  H01L21/3085 ,  H01L21/31144 ,  H01L27/11548 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/1157 ,  H01L29/7926

摘要： 一种三维半导体存储器件包括包含单元阵列区域和接触区域的衬底、包含顺序地堆叠在衬底上的栅电极的堆叠结构、穿透堆叠结构的垂直结构、以及连接到接触区域中的栅电极的端部的单元接触插塞。栅电极的端部的上表面相对于单元阵列区域中的衬底的上表面具有锐角。

公开(公告)号：CN104103641B

公开(公告)日：2018-07-06

申请号：CN201310378606.4

申请日：2013-08-27

申请人： 爱思开海力士有限公司

发明人： 崔殷硕 ,  沈思用 ,  李仁惠 ,  郑承旭 ,  吴政锡

IPC分类号： H01L27/115

CPC分类号： H01L27/11582 ,  H01L21/31111 ,  H01L21/32134 ,  H01L21/76802 ,  H01L21/76877 ,  H01L27/11565 ,  H01L29/66833 ,  H01L29/7926

摘要： 一种非易失性存储器件包括：衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在第一字线形成区与第二字线形成区之间的支撑区；第一层叠结构，所述第一层叠结构设置在第一字线形成区和第二字线形成区中的每个的衬底之上，并且所述第一层叠结构中交替地层叠多个层间电介质层和多个导电层；第二层叠结构，所述第二层叠结构设置在支撑区的衬底之上，并且所述第二层叠结构中交替地层叠多个层间电介质层和多个空间；沟道层，所述沟道层设置在第一层叠结构中；以及存储层，存储层设置在沟道层与所述多个导电层中的每个之间。

公开(公告)号：CN103426824B

公开(公告)日：2018-04-17

申请号：CN201210548483.X

申请日：2012-12-17

申请人： 爱思开海力士有限公司

发明人： 郑盛旭 ,  李闰敬 ,  安泳洙 ,  李泰和

IPC分类号： H01L27/11582 ,  H01L29/792 ,  H01L21/336

CPC分类号： H01L27/11582 ,  H01L29/66833 ,  H01L29/7926

摘要： 本发明公开了一种制造非易失性存储器件的方法，所述方法包括以下步骤：形成具有多个层间电介质层和多个牺牲层的层叠结构，其中，层间电介质层和牺牲层交替地层叠在衬底之上；通过选择性地刻蚀层叠结构来形成暴露出衬底的一部分的第一孔；在第一孔中形成第一绝缘层；通过选择性地刻蚀第一绝缘层来形成暴露出衬底的一部分的第二孔；以及在第二孔中形成沟道层。

公开(公告)号：CN104662660B

公开(公告)日：2018-03-27

申请号：CN201380049490.8

申请日：2013-08-29

申请人： 美光科技公司

发明人： 丹沢彻 ,  村越有 ,  迪帕克·蒂梅高达

IPC分类号： H01L27/11573 ,  H01L27/11582 ,  H01L27/11556 ,  H01L27/11548 ,  H01L27/11575 ,  H01L27/11568 ,  H01L27/11521 ,  H01L27/11529 ,  H01L29/792 ,  G11C16/04 ,  H01L21/336

CPC分类号： H01L27/11556 ,  G11C16/0483 ,  H01L27/11521 ,  H01L27/11529 ,  H01L27/11548 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/7926

摘要： 一些实施例包含设备及方法，其具有：衬底；存储器单元串，其包含主体；选择栅极，其位于所述设备的一层级中且沿所述主体的一部分而定位；及控制栅极，其位于所述设备的其它层级中且沿所述主体的其它相应部分而定位。此类设备中的至少一者包含将所述选择栅极或所述控制栅极中的一者耦合到所述衬底中的组件(例如晶体管)的导电连接件。所述连接件可包含通过所述控制栅极中的至少一者的一部分的一部分。

公开(公告)号：CN104981904B

公开(公告)日：2018-02-23

申请号：CN201480008970.4

申请日：2014-02-13

申请人： 英特尔公司

发明人： R.J.科瓦尔 ,  F.A.辛塞克-埃格

IPC分类号： H01L27/11582 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11524 ,  H01L29/78 ,  H01L29/792 ,  H01L21/336

CPC分类号： H01L29/7827 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/66666 ,  H01L29/7889 ,  H01L29/7926

摘要： 本文公开了非易失性存储器装置和用于形成该非易失性存储器装置的方法。存储器装置利用在NAND串中降低在NAND串的边缘的块体沟道泄漏的局部埋入沟道电介质，其中，沿串支柱方向的电场梯度在编程操作期间处在或接近最大值。存储器装置包括在一端耦合到位线并且在另一端耦合到源极的沟道。选择栅在耦合到位线的沟道的端形成以选择性地控制在位线与沟道之间的传导。在选择栅与沟道的第二端之间沿沟道的长度形成至少一个非易失性存储单元。在沟道的第一端，在沟道内形成局部电介质区域。

公开(公告)号：CN104350603B

公开(公告)日：2017-09-15

申请号：CN201380016420.2

申请日：2013-03-18

申请人： 赛普拉斯半导体公司

发明人： 克里希纳斯瓦米·库马尔 ,  斐德列克·杰能 ,  赛格·利维

IPC分类号： H01L29/792

CPC分类号： H01L29/792 ,  B82Y10/00 ,  H01L21/28282 ,  H01L27/11573 ,  H01L29/0676 ,  H01L29/665 ,  H01L29/66833 ,  H01L29/7833 ,  H01L29/7926

摘要： 描述了将非易失性存储器件集成到逻辑MOS流中的方法的实施例。一般而言，所述方法包括：在衬底的第一区域中，由覆盖衬底的表面的半导体材料形成存储器件的沟道，沟道连接存储器件的源极和漏极；在相邻于沟道的多个表面的沟道上方形成电荷俘获介质堆栈，其中，电荷俘获介质堆栈包括在隧穿层上方的电荷俘获层上的阻挡层；以及在衬底的第二区域上方形成MOS器件。