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公开(公告)号：CN115513216A
公开(公告)日：2022-12-23
申请号：CN202210679715.9
申请日：2022-06-15
Applicant: 三星电子株式会社
IPC: H01L27/11519 , H01L27/11524 , H01L27/11526 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 公开了一种半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括：基底；栅电极，在垂直于基底的上表面的第一方向上堆叠并彼此间隔开；分离区域，穿透栅电极，沿垂直于第一方向的第二方向延伸，并且在垂直于第一方向和第二方向的第三方向上彼此间隔开；沟道结构，沿第三方向布置成列，沿第二方向布置成行，并且在分离区域之间穿透栅电极；以及位线，在沟道结构上沿第三方向延伸。沟道结构包括第一组沟道结构，第一组沟道结构重复布置并且包括以第一节距和小于第一节距的第二节距依次布置的三个列，并且位线在第二方向上以小于第二节距的至少一个节距布置。
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公开(公告)号：CN113140574A
公开(公告)日：2021-07-20
申请号：CN202110055063.7
申请日：2021-01-15
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11568 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置，该三维半导体存储器装置包括：衬底，其包括单元区和连接区；交替地堆叠在衬底上的多个电极间电介质层和多个电极层，其中，所述多个电极层的端部在连接区上形成台阶形状；平面化的电介质层，其位于连接区上，并且覆盖所述多个电极层的端部；以及第一异常伪竖直图案，其位于连接区上，并且在垂直于衬底的顶表面的第一方向上穿过平面化的电介质层。所述多个电极层中的至少一个设置在第一异常伪竖直图案与衬底之间，并且与第一异常伪竖直图案绝缘。
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公开(公告)号：CN112310096A
公开(公告)日：2021-02-02
申请号：CN202010756111.0
申请日：2020-07-31
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 提供了一种半导体装置，该半导体装置包括：衬底，其具有导电区和绝缘区；栅电极，其包括子栅电极和栅极连接件，所述子栅电极彼此间隔开并且在垂直于衬底的上表面的第一方向上堆叠并且在垂直于第一方向的第二方向上延伸，所述栅极连接件连接设置在同一水平上的子栅电极；沟道结构，其穿透栅电极，并且在衬底的导电区中延伸；以及第一伪沟道结构，其穿透栅电极并且在衬底的绝缘区中延伸，并且被设置为在垂直于第一方向和第二方向的第三方向上邻近于栅极连接件的至少一侧。
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公开(公告)号：CN102104034A
公开(公告)日：2011-06-22
申请号：CN201010596401.X
申请日：2010-12-20
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528 , H01L21/768 , H01L21/8239 , G11C7/12 , G11C7/18
CPC classification number: H01L23/3157 , H01L21/76816 , H01L23/291 , H01L23/528 , H01L27/11519 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/11578 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种三维半导体器件。该三维半导体器件可包括：模结构，具有间隙区；以及互连结构，包括设置在间隙区中的多个互连图案。该模结构可包括限定互连图案的上表面和下表面的层间模以及限定低于层间模的互连图案的侧壁的侧壁模。
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公开(公告)号：CN102005456A
公开(公告)日：2011-04-06
申请号：CN201010264991.6
申请日：2010-08-26
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/00 , H01L23/485
CPC classification number: H01L27/11575 , H01L27/1157 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体存储器件，包括：实质上平面状的衬底；相对于衬底垂直的存储串，该存储串包括多个存储单元；以及多条伸长的字线，每条字线包括实质上平行于衬底且连接至存储串的第一部分、以及相对于衬底实质上倾斜并且在衬底上延伸的第二部分；其中，多条字线中的第一组与放置在存储串的第一侧的第一导线电连接，多条字线中的第二组与放置在存储串的第二侧的第二导线电连接。
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Patent Agency Ranking
公开(公告)号：CN117750766A
公开(公告)日：2024-03-22
申请号：CN202310480486.2
申请日：2023-04-28
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件和包括该半导体器件的电子系统。所述半导体器件包括：栅极堆叠结构，其包括交替地堆叠的绝缘图案和导电图案；第一分离结构，其穿透所述栅极堆叠结构；第二分离结构，其穿透所述栅极堆叠结构并且与所述第一分离结构相邻；第一存储沟道结构和第二存储沟道结构，其穿透所述栅极堆叠结构并且设置在所述第一分离结构与所述第二分离结构之间；第一位线，其与所述第一存储沟道结构和所述第二存储沟道结构交叠并且电连接到所述第一存储沟道结构；以及第二位线，其与所述第一存储沟道结构、所述第二存储沟道结构以及所述第一位线交叠并且电连接到所述第二存储沟道结构。
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公开(公告)号：CN117500275A
公开(公告)日：2024-02-02
申请号：CN202310946830.2
申请日：2023-07-31
Applicant: 三星电子株式会社
Abstract: 本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括第一半导体结构和第二半导体结构，该第一半导体结构包括第一基板和电路器件，该第二半导体结构包括：第二基板，在第一半导体结构上并具有第一区域和第二区域；多个栅电极，在第一区域中并在第一方向上堆叠，并且在第二区域中在第二方向上延伸不同的长度；沟道结构，通过穿透所述多个栅电极而延伸；分隔区域，穿透所述多个栅电极，在第二方向上延伸，在第三方向上彼此间隔开，并限定中心块区域和边缘块区域；以及基板绝缘层，在第二基板中且在第二区域中的分隔区域之间。基板绝缘层在第三方向上的宽度在边缘块区域中比在中心块区域中大。
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公开(公告)号：CN117479536A
公开(公告)日：2024-01-30
申请号：CN202310893778.9
申请日：2023-07-20
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括外围电路区和存储单元区。存储单元区可以包括：堆叠结构，包括在竖直方向上重复且交替地堆叠的栅电极和层间绝缘层；以及沟道结构，穿透堆叠结构。栅电极可以包括第一栅电极、第一栅电极上的第二栅电极、以及第二栅电极上的第三栅电极。每一个第一栅电极可以具有第一厚度。每一个第二栅电极的第二厚度可以大于第一厚度。每一个第三栅电极的第三厚度可以小于第二厚度。
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公开(公告)号：CN102456675B
公开(公告)日：2016-04-13
申请号：CN201110328364.9
申请日：2011-10-25
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528
CPC classification number: H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明涉及三维半导体器件。该器件可以包括包含栅图案和绝缘图案的层叠图案。层叠图案还可以包括第一部分和第二部分，并且层叠结构的第二部分可以具有比第一部分窄的宽度。该器件还可以包括穿过层叠结构的有源图案。该器件还可以包括与层叠结构相邻的公共源极区。该器件可以另外包括在公共源极区上的带接触插塞。
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公开(公告)号：CN102104034B
公开(公告)日：2015-11-18
申请号：CN201010596401.X
申请日：2010-12-20
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528 , H01L21/768 , H01L21/8239 , G11C7/12 , G11C7/18
CPC classification number: H01L23/3157 , H01L21/76816 , H01L23/291 , H01L23/528 , H01L27/11519 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/11578 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种三维半导体器件。该三维半导体器件可包括：模结构，具有间隙区；以及互连结构，包括设置在间隙区中的多个互连图案。该模结构可包括限定互连图案的上表面和下表面的层间模以及限定低于层间模的互连图案的侧壁的侧壁模。
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