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公开(公告)号：CN102214637B
公开(公告)日：2013-11-13
申请号：CN201010570581.4
申请日：2010-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , G06F17/50
CPC classification number: H01L21/76838 , G06F17/5068 , G06F17/5072 , G06F17/5077 , H01L23/522 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭露一种线路结构、具有其的半导体集成电路及其设计方法，以改善半导体电路在线路密度过渡区域周遭的线路制造过程误差范围。本发明的线路结构包含半导体基板以及基板上的材料层。材料层中具有紧密相邻排列的多个密集线路、邻近密集线路的疏离线路、以及设置于上述密集线路与疏离线路的邻近区域中的假性(即无电气功能的)肩型阻隔结构。假性肩型阻隔结构的其中一端连接至疏离线路，而另一端大致沿与疏离线路垂直的方向向外延伸。
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公开(公告)号：CN102214637A
公开(公告)日：2011-10-12
申请号：CN201010570581.4
申请日：2010-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , G06F17/50
CPC classification number: H01L21/76838 , G06F17/5068 , G06F17/5072 , G06F17/5077 , H01L23/522 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭露一种线路结构、具有其的半导体集成电路及其设计方法，以改善半导体电路在线路密度过渡区域周遭的线路制造过程误差范围。本发明的线路结构包含半导体基板以及基板上的材料层。材料层中具有紧密相邻排列的多个密集线路、邻近密集线路的疏离线路、以及设置于上述密集线路与疏离线路的邻近区域中的假性(即无电气功能的)肩型阻隔结构。假性肩型阻隔结构的其中一端连接至疏离线路，而另一端大致沿与疏离线路垂直的方向向外延伸。
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公开(公告)号：CN1223904C
公开(公告)日：2005-10-19
申请号：CN02106272.2
申请日：2002-04-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 本发明提供一种消除微影制程中线末端变短效应的方法，其步骤为：(1)曝光此感光层于第一罩幕下，其中将感光层所欲形成的图案上的每一条线或开口的末端往外延伸一第一延长部分所形成的图案，即为第一罩幕的图案；(2)曝光此感光层于第二罩幕下，其中第二罩幕的图案包含至少一开口，且当第一、第二罩幕重叠时，第一罩幕上的任一个第一延长部分以及此第一延长部分往外延伸的一第二延长部分刚好与第二罩幕的图案上的一个开口重叠，而第二罩幕的图案上的所有开口刚好只将第一罩幕上的所有第一延长部分以及第二延长部分覆盖住。所述第一延长部分以及第二延长部分的长度大于或等于感光层上的欲形成图案上的线或开口的末端因为光学近接效应所缩短的量。
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公开(公告)号：CN114895521A
公开(公告)日：2022-08-12
申请号：CN202210044351.7
申请日：2022-01-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种图案化制程与光罩，图案化制程在半导体晶圆上进行，半导体晶圆涂布有底层、中间层、及具有起始厚度的光阻层。图案化制程包含：进行曝光步骤，曝光步骤包含使用光罩曝光半导体晶圆，光罩包含特征，此特征在目标区域中产生中度曝光，随后处理而依照光罩在光阻层中产生多个开口，以及由于目标区域中的中度曝光而薄化目标区域中的光阻，以在目标区域中留下薄化的光阻；进行中间层蚀刻，以在中间层中形成多个开口对齐光阻层中的开口，其中因薄化的光阻所提供的保护，中间层蚀刻不会去除目标区域中的中间层；以及进行修整蚀刻，以修整目标区域中的中间层。
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公开(公告)号：CN103513507A
公开(公告)日：2014-01-15
申请号：CN201210387301.5
申请日：2012-10-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/36 , G03F1/70
Abstract: 本发明公开了一种制造用于集成电路(IC)设计的掩模的方法，所述方法包括接收IC设计布局。所述IC设计布局包括：具有第一外边界的IC部件，以及分配到所述第一外边界的第一目标点。所述方法还包括生成用于所述IC部件的第二外边界；以及，将所有的第一目标点移到第二外边界以形成修改的IC设计布局。本发明还公开了用于邻近修正的方法。
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公开(公告)号：CN1450409A
公开(公告)日：2003-10-22
申请号：CN02106272.2
申请日：2002-04-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 本发明提供一种消除微影制程中线末端变短效应的方法，其步骤为：(1)曝光此感光层于第一罩幕下，其中将感光层所欲形成的图案上的每一条线或开口的末端往外延伸一第一延长部分所形成的图案，即为第一罩幕的图案；(2)曝光此感光层于第二罩幕下，其中第二罩幕的图案包含至少一开口，且当第一、第二罩幕重叠时，第一罩幕上的任一个第一延长部分以及此第一延长部分往外延伸的一第二延长部分刚好与第二罩幕的图案上的一个开口重叠，而第二罩幕的图案上的所有开口刚好只将第一罩幕上的所有第一延长部分以及第二延长部分覆盖住。所述第一延长部分以及第二延长部分的长度大于或等于感光层上的欲形成图案上的线或开口的末端因为光学近接效应所缩短的量。
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公开(公告)号：CN115527852A
公开(公告)日：2022-12-27
申请号：CN202210974326.9
申请日：2022-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3213 , H01L21/66
Abstract: 一种用于制造半导体元件的系统及其集成电路图案化的方法，在对集成电路进行图案化的方法中，当设置于测试基板上的具有已知厚度的测试层经历倾斜角度电浆蚀刻时，接收测试层厚度变化数据。确定由倾斜角度电浆蚀刻引起的每个基板位置的重叠偏移数据。基于接收到的厚度变化数据确定重叠偏移数据。重叠偏移数据与半导体基板上的第一层的第一电路图案与设置于基板上的第一层上的第二层的对应的第二电路图案之间的重叠相关联。在微影操作的期间，基于重叠偏移数据调整基板的位置，以在第二层上图案化抗蚀剂层。第二层基于遮罩的投影布局图案并使用倾斜角电浆蚀刻来图案化。
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公开(公告)号：CN113948370A
公开(公告)日：2022-01-18
申请号：CN202110475823.X
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 本公开涉及一种用于形成半导体结构的方法，包括：在衬底上形成具有在第一方向上延伸的第一线特征和第二线特征的图案。在衬底上沉积光致抗蚀剂层以覆盖图案之后，对光致抗蚀剂层进行图案化以形成包括第一切割特征和第二切割特征的切割图案，该第一切割特征和第二切割特征分别暴露第一线特征和第二线特征的部分。在俯视图中，第一切割特征和第二切割特征中的至少一者相对于相应第一线特征或第二线特征的中心轴被不对称地布置。执行至少一个倾斜离子注入以在垂直于第一方向的至少一个方向上扩大第一切割特征和第二切割特征。然后去除分别被第一切割特征和第二切割特征暴露的第一线特征的部分和第二线特征的部分。
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