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公开(公告)号：CN117095723A
公开(公告)日：2023-11-21
申请号：CN202210614426.0
申请日：2022-05-31
申请人： 旺宏电子股份有限公司
摘要： 本发明提供存储器装置与其操作方法。该存储器装置的操作方法包括：于编程操作时，编程多条串选择线与多条接地选择线上的多个开关的多个阈值电压以具有一第一参考阈值电压；以及编程多条冗余字线上的多个冗余存储器单元的多个阈值电压以沿着一第一方向或一第二方向为逐渐增加且这些冗余存储器单元的这些阈值电压高于该第一参考阈值电压，其中，该第一方向为从这些串选择线往多条字线，而该第二方向从这些接地选择线往这些字线。
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公开(公告)号：CN116153363A
公开(公告)日：2023-05-23
申请号：CN202111487237.3
申请日：2021-12-07
申请人： 旺宏电子股份有限公司
摘要： 本公开提供一种存储器装置与其操作方法，存储器装置包括P型阱区、公共源极线、接地选择线、至少一虚置接地选择线、多条字线、至少一虚置串列选择线、串列选择线、至少一位线以及至少一存储器串。字线设置于虚置接地选择线与虚置串列选择线之间，存储器串的多个存储单元的栅极连接于字线。操作方法包括以下步骤：对于选择的字线进行读取操作，施加读取电压至选择的字线，并且施加通过电压至未选择的其他字线、接地选择线。在读取操作结束之前，首先预先降低串列选择线与虚置串列选择线的电压，而后提升位线的电压。
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公开(公告)号：CN112017722A
公开(公告)日：2020-12-01
申请号：CN201910564228.6
申请日：2019-06-26
申请人： 旺宏电子股份有限公司
摘要： 本发明公开了一种非易失性存储器与其操作方法，该非易失性存储器的操作方法包含：产生具有第一时间长度的第一写入脉冲至存储单元阵列中的目标存储单元；读取并验证目标存储单元的导通阈值电压是否达到目标电平；以及当目标存储单元的导通阈值电压未达目标电平，产生具有第二时间长度的第二写入脉冲至目标存储单元，其中第二时间长度大于第一时间长度。
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公开(公告)号：CN106298783B
公开(公告)日：2019-11-26
申请号：CN201510261402.1
申请日：2015-05-21
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/11582 , H01L27/11568
摘要： 本发明公开了一种存储元件及其制造方法。存储元件包括基底、多个叠层结构、多个导体柱、多个电荷储存层以及多个第三导体层。叠层结构位于基底上，叠层结构沿着第一方向排列且沿着第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着第三方向相互交替叠层。每一导体柱位于相邻两个叠层结构之间的基底上。每一电荷储存层位于叠层结构与导体柱之间。每一第三导体层沿着第一方向延伸，与叠层结构交错于多个交错区域，且覆盖部分叠层结构和导体柱的顶部。叠层结构与第三导体层交错的每一交错区域具有空气间隙，且空气间隙沿着第三方向延伸。
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公开(公告)号：CN108615764A
公开(公告)日：2018-10-02
申请号：CN201611126760.2
申请日：2016-12-09
申请人： 旺宏电子股份有限公司
摘要： 本发明公开了一种半导体结构，包括一第一源极/漏极区、一第二源极/漏极区、一通道掺杂区、一栅极结构、一第一阱、和一第二阱。第二源极/漏极区与第一源极/漏极区相对设置。通道掺杂区设置在第一源极/漏极区和第二源极/漏极区之间。栅极结构设置在通道掺杂区上。第一阱具有设置在第一源极/漏极区下的一第一部分。第二阱与第一阱相对设置，并与第二源极/漏极区分离。第一源极/漏极区、第二源极/漏极区、和通道掺杂区具有一第一导电类型。第一阱和第二阱具有不同于第一导电类型的一第二导电类型。
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公开(公告)号：CN108074618A
公开(公告)日：2018-05-25
申请号：CN201611032425.6
申请日：2016-11-15
申请人： 旺宏电子股份有限公司
摘要： 本发明公开了一种存储器阵列的操作方法。操作方法包括一全部编程步骤、一擦除步骤及一选择编程步骤。全部编程步骤用以对NAND串行的所有存储单元进行编程。擦除步骤系在全部编程步骤之后，且用以对NAND串行的所有存储单元进行擦除。选择编程步骤系在擦除步骤之后，且系用以编程NAND串行的存储单元的一部分。存储器阵列包括一NAND串行。NAND串行包括一柱状通道层、一柱状存储层及多个控制栅。控制栅间隔环绕柱状存储层。存储单元系定义在柱状通道层与控制栅的交错处。
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公开(公告)号：CN102568567B
公开(公告)日：2015-06-17
申请号：CN201010584163.0
申请日：2010-12-07
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/02
摘要： 本发明是有关于一种快闪记忆体的操作方法，在所述操作方法中，多个储存位元中的一个储存位元具有数目为2n的程序位准时，将该储存位元四周相邻的储存位元设为具有数目为2n-1的程序位准；同样地，多个储存位元中的另一个储存位元具有数目为2n-1的程序位准时，将这个储存位元四周相邻的储存位元设为具有数目为2n的程序位准，其中每一程序位准对应于不同的临界电压分布。这样的程序位准模式能有效率地利用有效的程序位准而不增加工艺复杂度。
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公开(公告)号：CN104103317A
公开(公告)日：2014-10-15
申请号：CN201310126077.9
申请日：2013-04-12
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/34
摘要： 本发明公开了一种多层储存单元(MLC)的非易失性存储器于编程前根据预先设定的编码表(coding table)来变换阈值电压分布的方法。所述方法包含分组多个储存单元，所述储存单元预先设定具有相同的第一位电压，因而在相同主状态下；接着，如果一预选主状态下的所述储存单元具有相同的预先设定的第二位电压时，分组所述预选主状态下的所述储存单元为相同的次状态；以及提高所述储存单元的所述第一位电压至一电压，所提高的所述储存单元具有最高预先设定的第二位电压，且所述电压高于所述预先设定最高主状态的电压。
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公开(公告)号：CN101908560B
公开(公告)日：2013-01-02
申请号：CN200910146472.7
申请日：2009-06-08
申请人： 旺宏电子股份有限公司
IPC分类号： H01L29/78 , H01L29/38 , H01L21/336
摘要： 本发明是关于一种半导体元件及其制造方法。该半导体元件，其包括基底、栅极结构、掺杂区以及轻掺杂区。基底具有一阶状上表面，其中阶状上表面包括第一表面、第二表面及第三表面。第二表面低于第一表面。第三表面连接第一表面与第二表面。栅极结构配置于第一表面上。掺杂区配置于栅极结构两侧的基底中，且位于第二表面下。轻掺杂区分别配置于栅极结构与掺杂区之间的基底中。各轻掺杂区包括相互连接的第一部分与第二部分。第一部分配置于第二表面下，且第二部分配置于第三表面下。该半导体元件具有倾斜且弯曲的轻掺杂区作为源极漏极延伸，有助于减轻热载子效应而不需降低轻掺杂区的掺质浓度，还可减少栅极引发漏极漏电流与栅极漏极间的重叠电容。
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公开(公告)号：CN101483065B
公开(公告)日：2011-11-30
申请号：CN200810171617.4
申请日：2008-10-21
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/04 , G11C16/10 , H01L27/115
CPC分类号： G11C16/0466 , G11C16/10
摘要： 本发明是有关于一种操作存储器的方法及其非易失性存储器。本发明提供一种氮化物快闪存储器的操作方法。该操作方法包括在常规程序化操作步骤之前预先执行干扰减少操作。藉由目标存储单元的偏压配置，在程序化之前将电荷注入存储单元接面上方的电荷捕获层中，以重设由耦合干扰问题引起的影响。本发明的操作方法不但可以减少耦合干扰，而且能够提供较宽的操作窗口。
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