公开(公告)号：CN104425512B

公开(公告)日：2019-02-19

申请号：CN201410443006.6

申请日：2014-09-02

Applicant: 三星电子株式会社

Inventor： 金兑炅 ,  薛光洙 ,  曹盛纯 ,  许星会 ,  姜真泰

IPC: H01L27/11582 ,  H01L27/11519 ,  H01L27/1157 ,  H01L29/792 ,  H01L29/423

Abstract: 一种半导体器件包括字线和绝缘图案的叠层。单元柱垂直地延伸穿过所述字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。字线的厚度与直接相邻的绝缘图案的厚度的比例沿所述单元柱中的一个或多个在不同的位置处不同。还公开了相关的制造方法和系统。

公开(公告)号：CN105633089A

公开(公告)日：2016-06-01

申请号：CN201510810436.1

申请日：2015-11-20

Applicant: 三星电子株式会社

Inventor： 徐准浩 ,  姜大雄 ,  方孝济 ,  李昌燮 ,  许星会

IPC: H01L27/115 ,  H01L29/423

Abstract: 本发明提供了一种存储器装置及其制造方法，该存储器装置包括：堆叠件，其包括竖直地堆叠在衬底上的栅电极，并且具有竖直孔；有源柱，其设置在竖直孔中，并且提供竖直沟道；电荷存储部分，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储部分与栅电极之间；隧道电介质，其介于电荷存储部分与有源柱之间；绝缘体，其填充有源柱的内孔；以及固定电荷层，其介于填充绝缘体与有源柱之间。采取手段解决了其中电流原本会在竖直沟道与填充绝缘体之间的界面附近被不利地影响的现象。

公开(公告)号：CN102201416B

公开(公告)日：2015-11-25

申请号：CN201110086496.5

申请日：2011-03-28

Applicant: 三星电子株式会社

Inventor： 薛光洙 ,  朴赞真 ,  黄棋铉 ,  崔汉枚 ,  刘东哲 ,  许星会 ,  黄浣植 ,  中西俊郎 ,  朴洸珉 ,  李柱烈

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L29/42348 ,  H01L21/32137 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/511 ,  H01L29/517 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种三维半导体装置及其制造方法。该三维半导体装置包括具有设置在基底上的顺序堆叠的电极的电极结构、穿透电极结构的半导体图案、包括设置在半导体图案和电极结构之间的第一图案和第二图案的存储元件，第一图案垂直延伸以横过电极，第二图案水平延伸以横过半导体图案。

公开(公告)号：CN102201416A

公开(公告)日：2011-09-28

申请号：CN201110086496.5

申请日：2011-03-28

Applicant: 三星电子株式会社

Inventor： 薛光洙 ,  黄棋铉 ,  崔汉枚 ,  朴赞真 ,  许星会

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L29/42348 ,  H01L21/32137 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/511 ,  H01L29/517 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种三维半导体装置及其制造方法。该三维半导体装置包括具有设置在基底上的顺序堆叠的电极的电极结构、穿透电极结构的半导体图案、包括设置在半导体图案和电极结构之间的第一图案和第二图案的存储元件，第一图案垂直延伸以横过电极，第二图案水平延伸以横过半导体图案。

公开(公告)号：CN102163457A

公开(公告)日：2011-08-24

申请号：CN201110040220.3

申请日：2011-02-18

Applicant: 三星电子株式会社

Inventor： 李昌炫 ,  韩真晚 ,  金杜坤 ,  许星会 ,  尹钟仁

IPC: G11C16/02 ,  G11C16/14

CPC classification number: G11C16/107 ,  G11C16/0483 ,  G11C16/10 ,  G11C2213/71 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/7926

Abstract: 提供了非易失性存储器件、其编程方法以及包括其的存储系统。所述非易失性存储器件包括衬底以及在与衬底相交的方向上堆叠的多个存储单元。所述编程方法向被选位线施加第一电压，向未选位线施加第二电压，向被选串选择线施加第三电压，向未选串选择线施加第四电压，并且向多个字线施加编程操作电压，其中，所述第一到第三电压是正电压。

公开(公告)号：CN102110690A

公开(公告)日：2011-06-29

申请号：CN201010551986.3

申请日：2010-11-17

Applicant: 三星电子株式会社

Inventor： 沈善一 ,  许星会 ,  金汉洙 ,  张在薰 ,  赵厚成

IPC: H01L27/105 ,  H01L23/528

CPC classification number: H01L21/02365 ,  H01L21/02697 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供了一种三维半导体存储装置。所述三维半导体存储装置包括具有单元阵列区域的基底，所述单元阵列区域包括一对子单元区域和设置在所述一对子单元区域之间的捆绑区域。多个子栅极顺次堆叠在每个子单元区域内的基底上，互连件分别电连接到延伸进入捆绑区域的堆叠的子栅极的延伸部。互连件中的每一个分别电连接到位于相同高度并设置在所述一对子单元区域内的子栅极的延伸部。

公开(公告)号：CN101814508A

公开(公告)日：2010-08-25

申请号：CN201010126199.4

申请日：2010-02-25

Applicant: 三星电子株式会社

Inventor： 沈善一 ,  郑载勋 ,  金汉洙 ,  许星会 ,  张在焄 ,  李受妍

IPC: H01L27/115

CPC classification number: H01L27/0207 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/7926

Abstract: 本发明提供一种具有选择晶体管的集成电路存储器器件。在该半导体存储器器件中，下选择栅控制第一沟道区和第二沟道区，所述第一沟道区限定在半导体衬底处，所述第二沟道区限定在半导体衬底上设置的有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。

公开(公告)号：CN100521185C

公开(公告)日：2009-07-29

申请号：CN200510078841.5

申请日：2005-06-23

Applicant: 三星电子株式会社

Inventor： 朴镇泽 ,  朴钟浩 ,  许星会 ,  金贤锡

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/76895 ,  H01L21/76877 ,  H01L23/485

Abstract: 一种用于半导体器件的互连结构，包括布置在半导体衬底上的层间绝缘层。贯穿所述层间绝缘层的第一接触结构。贯穿所述层间绝缘层的第二接触结构。使第一接触结构连接到所述层间绝缘层上的第二接触结构的金属互连。所述第一接触结构包括依次层叠的第一和第二栓塞，以及所述第二接触结构包括第二栓塞。

公开(公告)号：CN1971917A

公开(公告)日：2007-05-30

申请号：CN200610146422.5

申请日：2006-11-13

Applicant: 三星电子株式会社

Inventor： 李俊熙 ,  朴钟浩 ,  辛镇铉 ,  许星会 ,  金容锡 ,  金钟源

IPC: H01L27/115 ,  H01L29/788 ,  H01L29/423 ,  H01L21/8247 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7881 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42324

Abstract: 一种非易失性存储器件可以包括：衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极，而隧道绝缘图形可以位于浮置栅极与单元有源区之间。控制栅电极可以位于该浮置栅极上，而且阻挡绝缘图形可以位于该控制栅电极与浮置栅极之间。更具体地说，上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。此外，由该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。还讨论了相关方法。

公开(公告)号：CN1753189A

公开(公告)日：2006-03-29

申请号：CN200510106921.7

申请日：2005-09-23

Applicant: 三星电子株式会社

Inventor： 朴珉彻 ,  许星会 ,  崔正达 ,  李知晅

IPC: H01L29/788 ,  H01L27/105 ,  H01L27/112 ,  H01L21/336 ,  H01L21/8239 ,  H01L21/8246

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/42336 ,  H01L29/7883

Abstract: 非易失性存储器件包括半导体衬底、器件隔离层、隧道绝缘层、浮置栅极、埋入浮置栅极以及控制栅极。沟槽位于衬底上，用于限定与沟槽相邻的衬底的激活区。器件隔离层沿沟槽位于衬底上。隧道绝缘层位于衬底的激活区上。浮置栅极位于对着衬底的激活区的隧道绝缘层上。埋入浮置栅极位于沟槽内的器件隔离层上。栅极间介质层位于浮置栅极和埋入浮置栅极上，而且在它们之上延伸。控制栅极位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。