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公开(公告)号：CN103199082B
公开(公告)日：2017-07-28
申请号：CN201310002147.X
申请日：2013-01-04
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L29/0657 , H01L27/0207 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种半导体器件，该半导体器件包括设置在衬底上的第一和第二隔离图案。交替堆叠的层间绝缘图案和导电图案设置在衬底的表面上且在第一和第二隔离图案之间。支撑图案贯穿导电图案和层间绝缘图案，并具有比第一和第二隔离图案小的宽度。第一垂直结构设置在第一隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。第二垂直结构设置在第二隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。支撑图案的顶表面和底表面之间的距离大于支撑图案的底表面与衬底的表面之间的距离。
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公开(公告)号：CN105185784A
公开(公告)日：2015-12-23
申请号：CN201510684447.X
申请日：2010-12-20
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L23/3157 , H01L21/76816 , H01L23/291 , H01L23/528 , H01L27/11519 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/11578 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种三维半导体器件。该三维半导体器件可包括：模结构，具有间隙区；以及互连结构，包括设置在间隙区中的多个互连图案。该模结构可包括限定互连图案的上表面和下表面的层间模以及限定低于层间模的互连图案的侧壁的侧壁模。
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公开(公告)号：CN101814508B
公开(公告)日：2015-04-29
申请号：CN201010126199.4
申请日：2010-02-25
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L27/11565 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供一种具有选择晶体管的集成电路存储器器件。在该半导体存储器器件中，下选择栅控制第一沟道区和第二沟道区，所述第一沟道区限定在半导体衬底处，所述第二沟道区限定在半导体衬底上设置的有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。
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公开(公告)号：CN102110690B
公开(公告)日：2015-04-01
申请号：CN201010551986.3
申请日：2010-11-17
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/528
CPC classification number: H01L21/02365 , H01L21/02697 , H01L27/11565 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 本发明提供了一种三维半导体存储装置。所述三维半导体存储装置包括具有单元阵列区域的基底，所述单元阵列区域包括一对子单元区域和设置在所述一对子单元区域之间的捆绑区域。多个子栅极顺次堆叠在每个子单元区域内的基底上，互连件分别电连接到延伸进入捆绑区域的堆叠的子栅极的延伸部。互连件中的每一个分别电连接到位于相同高度并设置在所述一对子单元区域内的子栅极的延伸部。
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公开(公告)号：CN103199082A
公开(公告)日：2013-07-10
申请号：CN201310002147.X
申请日：2013-01-04
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L29/0657 , H01L27/0207 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种半导体器件，该半导体器件包括设置在衬底上的第一和第二隔离图案。交替堆叠的层间绝缘图案和导电图案设置在衬底的表面上且在第一和第二隔离图案之间。支撑图案贯穿导电图案和层间绝缘图案，并具有比第一和第二隔离图案小的宽度。第一垂直结构设置在第一隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。第二垂直结构设置在第二隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。支撑图案的顶表面和底表面之间的距离大于支撑图案的底表面与衬底的表面之间的距离。
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Patent Agency Ranking
公开(公告)号：CN101859778A
公开(公告)日：2010-10-13
申请号：CN201010163558.3
申请日：2010-04-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522
CPC classification number: H01L27/11578 , H01L27/115 , H01L27/11517 , H01L27/11565 , H01L27/11582
Abstract: 本发明提供一种具有三维结构的非易失性存储器件。该非易失性存储器件可以包括：单元阵列，具有三维地布置在半导体基板上的线状的多个导电图案，单元阵列彼此分离；半导体图案，从半导体基板延伸以与导电图案的侧壁交叉；公共源极区，沿导电图案延伸的方向设置在半导体图案下部分之下的半导体基板中；第一杂质区，设置在半导体基板中，使得第一杂质区沿与导电图案交叉的方向延伸以电连接公共源极区；以及第一接触孔，暴露第一杂质区的在分离的单元阵列之间的部分。
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公开(公告)号：CN101826528A
公开(公告)日：2010-09-08
申请号：CN201010175237.5
申请日：2010-02-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11578 , H01L27/11551 , H01L27/11556
Abstract: 本发明公开了一种半导体器件及其形成方法。半导体器件包括交替地层叠在衬底上的绝缘图案和栅图案；在衬底上沿绝缘图案和栅图案的侧壁向上延伸的有源图案；插置在栅图案和有源图案之间的数据存储图案；以及设置于在彼此相邻的一对栅图案之间的有源图案中的源/漏区。
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公开(公告)号：CN101630531A
公开(公告)日：2010-01-20
申请号：CN200910166966.1
申请日：2009-06-23
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/16
Abstract: 在一个实施例中，一种包含至少具有串联的第一和第二可编程晶体管的存储阵列的存储器的擦除方法包括：在擦除操作期间限制从第一可编程晶体管进入到第二可编程晶体管的电子流动。
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公开(公告)号：CN1034896C
公开(公告)日：1997-05-14
申请号：CN93118930.6
申请日：1993-10-12
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L21/82 , H01L21/70
CPC classification number: H01L27/11 , H01L27/1108 , H01L27/1112 , Y10S257/903 , Y10S257/904
Abstract: 一种半导体存储器，包括由交叉连接的触发器组成的单位存储单元，其中，含有第1存取晶体管、第1驱动晶体管的第1反相器与含有第2存取晶体管、第2驱动晶体管的第2反相器形成一个触发器，含有第1负载元件和第1驱动晶体管的第3反相器与含有第2负载元件和第2驱动晶体管的第4反相器形成另外一个触发器，第1和第2存取晶体管的栅由形成字线导电层以外的不同的导电层形成。由此，可增加布图裕度，并保持常规的设计规则。
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公开(公告)号：CN1073806A
公开(公告)日：1993-06-30
申请号：CN92105269.3
申请日：1992-06-30
Applicant: 三星电子株式会社
IPC: H01L29/784 , H01L27/11 , H01L21/336 , G11C11/40
CPC classification number: H01L29/6675 , H01L27/1108 , H01L29/78642
Abstract: 用于半导体存储器件的TFT，包括第一绝缘层1上形成的第一导电层2、覆盖在其上的第二绝缘层3，第二绝缘层内形成的开口4，在开口4中暴露第一导电层的表面及在第二绝缘层3上预定部分表面形成半导体层5，覆盖在半导体层5上的薄栅极绝缘层6，在其上形成第二导电层7，在半导体层5之第一部分内形成的第一杂质区，在半导体层5之第二部分内形成的第二杂质区，和在半导体层5内第一与第二杂质区间所确定的沟道区5c。
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