-
公开(公告)号：CN115762615A
公开(公告)日：2023-03-07
申请号：CN202111032560.1
申请日：2021-09-03
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
摘要： 本公开提供一种半导体存储器的检测方法及装置，所述方法包括：确定半导体存储器中的至少一个存储单元；向所述至少一个存储单元中写入第一位信息；在经过预设时间后，读取所述至少一个存储单元中的位信息，将其中第一位信息变为第二位信息的存储单元确定为不良存储单元，所述不良存储单元中存储电容与相邻位线之间存在电位影响。本公开可以检测出存储单元与位线之间的微小不良，相对于现有技术可以提高不良检测水平并减少检测费用。
-
公开(公告)号：CN115083501A
公开(公告)日：2022-09-20
申请号：CN202110275054.9
申请日：2021-03-15
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： G11C29/12
摘要： 本申请公开了一种测试元件组及测试方法，通过将设计于存储器中的位线感测放大器的电路结构复制到测试元件组中，并将每一位线感测放大器中用于连接位线和参考位线的端子分别作为测试端的同时，将用于连接位线的端子合并起来连接到一电压输入线，将用于连接参考位线的端子合并起来连接到另一电压输入线，从而通过向两条电压输入线同时输入电源电压或接地电压，以选择性测量各个位线感测放大器在两种输入情况下的电流。由于位线感测放大器是影响存储器读写速度的主要电路，因此测量的电流分布可以反映存储器的局部差异数据，由这些局部差异数据可以对半导体存储器器件的读写速度进行评估。
-
公开(公告)号：CN115050403A
公开(公告)日：2022-09-13
申请号：CN202110255576.2
申请日：2021-03-09
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： G11C11/4074
摘要： 本发明公开了一种电源控制装置及其控制方法，包括：第一延时模块、第二延时模块、与非门、第一非门至第三非门、输入端和输出端；输入端通过第一非门与第一延时模块的输入和第二延时模块的输入电连接；第一延时模块的输出与与非门的一个输入电连接，第二延时模块的输出通过第二非门与与非门的另一个输入电连接；与非门的输出通过第三非门与输出端电连接；输入端用于与存储器的刷新控制端电连接，输出端用于与存储器的电源装置电连接，以控制电源装置的启动与关闭。在刷新控制端与电源装置之间通过增设电源控制装置，以在自刷新动作周期内，只有一部分时间内电源装置提供电源，在实际不执行自刷新动作的另一部分时间内电源装置关闭，减少电流消耗。
-
公开(公告)号：CN110896055B
公开(公告)日：2022-08-30
申请号：CN201911133040.2
申请日：2019-11-19
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8238
摘要： 本发明公开了一种堆叠纳米线或片环栅CMOS器件的制备方法，包括如下步骤：沿第一方向，在半导体衬底上形成若干鳍状结构；其中，鳍状结构包括鳍部，以及位于鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构；沿第二方向，在若干鳍状结构上形成牺牲栅、侧墙和源/漏区；去除牺牲栅；并选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构，以及P阱区上的第二材料刻蚀结构；对剩余第一材料刻蚀结构和第二材料刻蚀结构进行形貌调整处理，形成P阱区的第一沟道区和N阱区的第二沟道区；对第一沟道区和第二沟道区进行钝化处理，形成界面钝化层；在界面钝化层上形成栅极介质层和栅极。实现对N/PMOS分别对应不同导电沟道的CMOS器件制备，提高器件性能。
-
公开(公告)号：CN114464574A
公开(公告)日：2022-05-10
申请号：CN202111618101.1
申请日：2021-12-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明涉及一种利用浅槽沟道隔离制造电源线的方法。一种利用浅槽沟道隔离制造电源线的方法，包括下列步骤：提供基底，所述基底包括PMOS区域和NMOS区域，所述PMOS区域用于形成PMOS管，所述NMOS区域用于形成NMOS管；在所述PMOS区域和所述NMOS区域形成鳍片；在所述鳍片间填充隔离材料，形成浅沟槽隔离；在所述浅沟槽隔离中刻蚀出沟槽；在所述沟槽内掩埋电源线。进行后续工艺。本发明在浅沟槽隔离中预先掩埋电源线，避免了后制程中金属线过于拥挤导致的宽度受限、光刻工艺窗口小、电流短路、散热差等问题，进而缩小了标准单元面积，提高了性能。
-
公开(公告)号：CN110729248B
公开(公告)日：2021-09-14
申请号：CN201911032769.0
申请日：2019-10-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8238 , H01L27/092 , H01L29/06
摘要： 本发明公开了一种堆叠纳米线或片CMOS器件制备方法，包括以下步骤：提供半导体衬底，其包括N阱区和P阱区；在半导体衬底上制备纳米线或片沟道；在纳米线或片沟道上形成栅极介质层，并在N阱区和P阱区的栅极介质层上依次形成第一金属层、第二金属层和第三金属层；高选择比去除P阱区形成的第一金属栅极，并去除N阱区的栅极介质层上形成的第三金属层；在N阱区的第二金属层上，以及P阱区的栅极介质层上依次形成第四金属层、第五金属层和第六金属层；在第六金属层的上沉积第七金属层；能够在较小的范围内完成栅极介质层和第一金属栅极或第二金属栅极的填充；并且，第一金属栅极和第二金属栅极的制备材料不同，能够满足NMOS、PMOS器件不同性能的需要。
-
公开(公告)号：CN111180519A
公开(公告)日：2020-05-19
申请号：CN202010010654.8
申请日：2020-01-06
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L21/336 , H01L29/08 , H01L29/06 , H01L27/088
摘要： 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。
-
公开(公告)号：CN111029258A
公开(公告)日：2020-04-17
申请号：CN201911221864.5
申请日：2019-12-03
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/78
摘要： 本发明提供一种鳍状结构制备方法，包括步骤，提供衬底，在衬底上形成若干鳍状结构；淀积第一保护层；淀积氧化介质层，并进行平坦化处理；回刻氧化介质层，使鳍状结构和第一保护层露头；或回刻氧化介质层和第一保护层，使鳍状结构露头；淀积第二保护层；对已形成的结构进行退火处理；去除第二保护层或第二保护层和露出的第一保护层，最终使鳍状结构再次露头。本发明还提供一种鳍状结构，以及一种半导体器件及其制备方法。本发明形成的鳍状结构或鳍状结构和第一保护层露头之后，且退火处理之前，淀积第二保护层，退火处理时，第二保护层能够避免热不稳定性的发生，而且能够避免微沟槽缺陷的发生。
-
公开(公告)号：CN110752156A
公开(公告)日：2020-02-04
申请号：CN201911032236.2
申请日：2019-10-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336
摘要： 本发明提供鳍状结构的制备方法，包括以下步骤，提供衬底并在衬底上淀积形成氧化介质层；自氧化介质层的顶层向下刻蚀形成凹槽；自凹槽的槽底向上选择性外延形成第一外延结构；对已形成的结构进行平坦化处理形成第二外延结构；在氧化介质层中形成若干第二外延结构；腐蚀氧化介质层使每一个第二外延结构外露，形成鳍状结构。本发明提供的鳍状结构的制备方法具有较好的质量一致性和特性。本发明还提供一种半导体器件的制备方法，在采用本发明提供的鳍状结构的制备方法制成而成的鳍状结构的基础上，形成的半导体器件具有较高且一致的迁移率。
-
公开(公告)号：CN106601674B
公开(公告)日：2019-08-06
申请号：CN201510661889.2
申请日：2015-10-14
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8234 , H01L21/28 , H01L29/49
摘要： 本发明提供了一种半导体晶体管金属栅的集成工艺方法，采用多次沉积和剥离工艺，在不同器件区域形成了具有各种功函数的栅极叠层，各个栅极的功函数可以依照设计需求而定制，使得MOSFET的阈值电压可以按需调制；同时，本发明的方法与传统工艺完全兼容，在未大幅增加工艺复杂程度的前提下，能够简便、有效地制造具有各种功函数栅极的MOSFET器件。
-
-
-
-
-
-
-
-
-
搜索结果
94 条记录 (耗时 0.045 秒)
