公开(公告)号：CN114927425A

公开(公告)日：2022-08-19

申请号：CN202110923892.2

申请日：2021-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  蔡仲豪 ,  王垂堂

IPC: H01L21/50 ,  H01L21/66 ,  H01L25/16

Abstract: 本发明的实施例涉及集成电路封装件和形成方法。在实施例中，一种方法包括：用电介质到电介质接合和金属到金属接合将第一存储器器件的背侧接合到第二存储器器件的前侧；在接合之后，在第一存储器器件的前侧形成穿过第一电介质层的第一导电凸块，第一导电凸块从第一电介质层的主表面凸起；使用第一导电凸块测试第一存储器器件和第二存储器器件；以及在测试之后，用可回流连接器将逻辑器件附接到第一导电凸块。

公开(公告)号：CN114765165A

公开(公告)日：2022-07-19

申请号：CN202210038417.1

申请日：2022-01-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  陈颉彦 ,  王垂堂 ,  蔡仲豪

IPC: H01L25/065 ,  H01L25/18 ,  H01L21/50 ,  H01L23/538 ,  H01L23/31

Abstract: 方法包括形成重构晶圆，包括：在载体上方形成再分布结构，在再分布结构上方接合第一多个存储器管芯，在再分布结构上方接合多个桥接管芯，以及在第一多个存储器管芯和多个桥接管芯上方接合多个逻辑管芯。多个桥接管芯中的每个互连多个逻辑管芯中的四个并且与多个逻辑管芯中的四个的角部区域重叠。第二多个存储器管芯接合在多个逻辑管芯上方。多个逻辑管芯形成第一阵列，并且第二多个存储器管芯形成第二阵列。本申请的实施例涉及封装件及其形成方法。

公开(公告)号：CN110634750A

公开(公告)日：2019-12-31

申请号：CN201910424852.6

申请日：2019-05-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王垂堂 ,  蔡仲豪 ,  余振华

IPC: H01L21/48 ,  H01L23/535

Abstract: 一种半导体装置包括：重布线结构；半导体装置，位于重布线结构上；顶部封装件，位于半导体装置之上，顶部封装件包括第二半导体装置；模塑化合物，介于述重布线结构与顶部封装件之间；一组穿孔，位于顶部封装件与重布线结构之间且将顶部封装件电连接到重布线结构；以及内连结构，设置在模塑化合物内且将顶部封装件电连接到重布线结构，内连结构包括衬底及形成在衬底中的无源装置，其中内连结构不包括有源装置。

公开(公告)号：CN109616465A

公开(公告)日：2019-04-12

申请号：CN201811120034.9

申请日：2018-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 汤子君 ,  蔡仲豪 ,  余振华 ,  王垂堂

IPC: H01L23/66 ,  H01Q1/22

Abstract: 一种封装结构包括子封装件、导电结构及至少一个第一天线。子封装件包括至少一个芯片。导电结构结合到子封装件上且电连接到子封装件。所述至少一个第一天线具有垂直极化且电连接到所述至少一个芯片，其中所述至少一个第一天线局部地位于子封装件中，且所述至少一个第一天线在子封装件内延伸到导电结构中。

公开(公告)号：CN106847794A

公开(公告)日：2017-06-13

申请号：CN201610764706.4

申请日：2016-08-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王垂堂 ,  蔡仲豪 ,  余振华 ,  谢政宪 ,  林炜恒

IPC: H01L23/66 ,  H01Q1/22

CPC classification number: H01L23/66 ,  H01L21/56 ,  H01L21/568 ,  H01L21/76898 ,  H01L23/3114 ,  H01L23/3128 ,  H01L24/19 ,  H01L2223/6627 ,  H01L2223/6677 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2224/92244 ,  H01Q1/2283

Abstract: 本发明提供了一种方法，包括：形成第一金属板，形成与第一金属板的外围区域对齐的金属环，以及放置与金属环齐平的器件管芯，用密封材料密封器件管芯和金属环。该方法还包括将介电材料填充至由金属环包围的空间中，以及形成覆盖介电材料和金属环的第二金属板，其中，在第二金属板中形成开口。形成多个再分布线，其中，再分布线中的一个覆盖开口的部分。第一金属板、金属环、第二金属板和介电材料结合在一起形成天线或波导管。再分布线形成无源器件的信号连线。本发明还提供了一种封装件。

公开(公告)号：CN104037157A

公开(公告)日：2014-09-10

申请号：CN201310226499.3

申请日：2013-06-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢政宪 ,  吕孟升 ,  蔡仲豪 ,  赖威志 ,  叶恩祥 ,  王垂堂 ,  余振华

IPC: H01L23/522

CPC classification number: H01P1/2007 ,  H01L23/5223 ,  H01L23/5227 ,  H01L23/528 ,  H01L23/64 ,  H01L23/66 ,  H01L2924/0002 ,  H03H7/0138 ,  H03H2001/0092 ,  Y10T29/49117 ,  H01L2924/00

Abstract: 本发明提供了用于集成电路的扼流器以及用于选择性过滤一个或多个RF频率带宽内的RF信号的一种或多种技术及系统。具体地，提供了被配置为选择性过滤这种RF信号的诸如3D RF扼流器或半集总RF扼流器的RF扼流器。RF扼流器包括被配置为RF扼流器的电感元件的金属连线。在一个实例中，诸如金属开路枝节的一条或多条金属线被形成为RF扼流器的电容元件。在另一个实例中，一个或多个通孔被形成为RF扼流器的电容元件。以这种方式，RF扼流器允许DC电源信号通过金属连线而阻止一个或多个RF频带内的RF信号通过金属连线。

公开(公告)号：CN110299351B

公开(公告)日：2022-08-23

申请号：CN201910220583.1

申请日：2019-03-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡仲豪 ,  林佳加 ,  吴凯强 ,  王垂堂 ,  余振华

IPC: H01L25/07 ,  H01L23/31 ,  H01L23/498 ,  H01L21/56

Abstract: 本发明的实施例是半导体器件及其形成方法，半导体器件包括具有有源侧和背侧的集成电路管芯，背侧与有源侧相对；密封集成电路管芯的模塑料以及位于集成电路管芯和模塑料上面的第一再分布结构，第一再分布结构包括第一金属化图案和第一介电层，第一金属化图案电连接至集成电路管芯的有源侧，第一金属化图案的至少部分形成电感器。

公开(公告)号：CN114582836A

公开(公告)日：2022-06-03

申请号：CN202210091693.4

申请日：2022-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  蔡仲豪 ,  王垂堂 ,  陈颉彦

IPC: H01L23/538 ,  H01L25/16 ,  H01L25/18

Abstract: 本发明的实施例涉及封装件及其形成方法。方法包括将电容器管芯接合至器件管芯。器件管芯包括：第一半导体衬底；有源器件，位于第一半导体衬底的表面处；多个低k介电层；第一介电层，位于多个低k介电层中的顶部低k介电层上方并且与多个低k介电层中的顶部低k介电层接触；和第一多个接合焊盘，位于第一介电层中。电容器管芯包括：第二介电层，接合至第一介电层；第二多个接合焊盘，位于第二介电层中并且接合至第一多个接合焊盘；和电容器，电耦接至第二多个接合焊盘。在将电容器管芯接合至器件管芯之后，在电容器管芯上方形成含铝焊盘，含铝焊盘电耦接至器件管芯。在含铝焊盘上方形成聚合物层。

公开(公告)号：CN113161325A

公开(公告)日：2021-07-23

申请号：CN202110056766.1

申请日：2021-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄诗雅 ,  蔡仲豪 ,  余振华 ,  王垂堂

IPC: H01L25/04 ,  H01L23/31 ,  H01L21/50 ,  H01L21/56 ,  H01L25/16

Abstract: 一种无源器件模块包含第一层级、第二层级以及连接端子。第一层级包含第一半导体芯片和第一密封体。第一半导体芯片具有接触柱。密封体密封第一半导体芯片。第二层级设置在第一层级上，且包含第二半导体芯片、层间贯穿壁以及第二密封体。层间贯穿壁位于第二半导体芯片的侧壁旁侧并面向第二半导体芯片的侧壁，且电连接到接触柱。第二密封体密封第二半导体芯片和层间贯穿壁。连接端子设置在第二层级上方且经由层间贯穿壁电连接到第一半导体芯片。第一半导体芯片和第二半导体芯片包含无源器件。本公开可减小外观尺寸、寄生电阻以及电感。

公开(公告)号：CN113140475A

公开(公告)日：2021-07-20

申请号：CN202010263253.3

申请日：2020-04-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  蔡仲豪 ,  王垂堂 ,  王奕

IPC: H01L21/60 ,  H01L25/18 ,  H01L27/108 ,  H01L27/11 ,  H01L27/22

Abstract: 一种封装件包括贴合到逻辑装置的存储器堆叠，所述存储器堆叠包括：第一存储器结构；第一重布线层，位于所述第一存储器结构之上并电连接到所述第一存储器结构；第二存储器结构，位于所述第一重布线层上；第二重布线层，位于所述第二存储器结构之上并电连接到所述第二存储器结构；以及第一金属柱，位于所述第一重布线层上并邻近所述第二存储器结构，所述第一金属柱电连接所述第一重布线层与所述第二重布线层，其中所述第一存储器结构中的每一第一存储器结构包括：存储器管芯，包括第一接触垫；以及周边电路系统管芯，包括第二接触垫，其中所述存储器管芯的所述第一接触垫结合到所述周边电路系统管芯的所述第二接触垫。