公开(公告)号：CN101447229B

公开(公告)日：2014-05-28

申请号：CN200810128909.X

申请日：2008-06-18

Applicant: 三星电子株式会社

Inventor： 李昌炫 ,  崔正达 ,  崔炳仁

IPC: G11C16/04 ,  G11C16/12

CPC classification number: G11C16/06 ,  G11C16/0483 ,  G11C16/16 ,  G11C16/30

Abstract: 本公开提供集成电路闪存器件及其擦除方法。集成电路闪存器件，诸如NAND闪存器件，包括：普通闪存单元的阵列；虚闪存单元的阵列；以及擦除控制器。该擦除控制器被构造为：在该集成电路闪存器件的擦除操作期间，同时地向虚闪存单元施加与普通闪存单元不同的预定偏压。还公开了与其相关的方法。

公开(公告)号：CN101312599B

公开(公告)日：2012-08-29

申请号：CN200810128772.8

申请日：2008-03-31

Applicant: 三星电子株式会社 ,  高丽大学校产学协力团

Inventor： 李昌炫 ,  高圣济 ,  吴润济 ,  朴泰诚 ,  朴正禄 ,  崔正锡 ,  周永勋 ,  金慧秀 ,  蔡炅祜

IPC: H04W36/30

CPC classification number: H04W36/30 ,  H04W36/26

Abstract: 公开了一种在宽带移动通信系统中通过考虑服务质量(QoS)来执行移动台(MS)移交的系统和方法。该方法可以包括步骤：从当前与所述MS进行通信的服务无线接入系统(RAS)接收关于一个或多个相邻基站的信息以及相邻基站的接收强度；从所接收的关于所述相邻基站的信息中提取具体字段的值；把所提取的具体字段的值与接收强度组合，从而得到组合值，并从组合值中选择最大值；以及向对应于所选择的最大值的基站发送移交请求消息。该系统包括MS，其分析在移动相邻基站广告(MOB_NBR_ADV)消息中接收的关于相邻基站的消息，以选择目标RAS。

公开(公告)号：CN102163457A

公开(公告)日：2011-08-24

申请号：CN201110040220.3

申请日：2011-02-18

Applicant: 三星电子株式会社

Inventor： 李昌炫 ,  韩真晚 ,  金杜坤 ,  许星会 ,  尹钟仁

IPC: G11C16/02 ,  G11C16/14

CPC classification number: G11C16/107 ,  G11C16/0483 ,  G11C16/10 ,  G11C2213/71 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/7926

Abstract: 提供了非易失性存储器件、其编程方法以及包括其的存储系统。所述非易失性存储器件包括衬底以及在与衬底相交的方向上堆叠的多个存储单元。所述编程方法向被选位线施加第一电压，向未选位线施加第二电压，向被选串选择线施加第三电压，向未选串选择线施加第四电压，并且向多个字线施加编程操作电压，其中，所述第一到第三电压是正电压。

公开(公告)号：CN101740129A

公开(公告)日：2010-06-16

申请号：CN200910220889.3

申请日：2009-11-16

Applicant: 三星电子株式会社

Inventor： 李昌炫 ,  崔正达 ,  崔炳仁

IPC: G11C16/26

CPC classification number: G11C8/08 ,  G11C11/5642 ,  G11C16/3418 ,  G11C29/00

Abstract: 本发明构思的目的在于提供一种因补偿闪速存储单元的阈值电压而具有改善的可靠性的非易失性存储装置及其读取方法。根据本发明构思的非易失性存储装置包括：存储单元阵列，连接到多条字线；电压产生器，用于在执行读取操作时，将选择的读取电压提供到所述多条字线中的选择的字线，将未选的读取电压提供到所述多条字线中的未选的字线。电压产生器根据未选的字线是否与选择的字线相邻而产生电平不同的未选的读取电压。根据本发明构思的非易失性存储装置补偿因各种原因而升高或降低的阈值电压。根据本发明的构思，改善了非易失性存储装置的可靠性。

公开(公告)号：CN100587957C

公开(公告)日：2010-02-03

申请号：CN200610082710.9

申请日：2006-05-18

Applicant: 三星电子株式会社

Inventor： 李昌炫

IPC: H01L27/105 ,  H01L27/115 ,  H01L21/8239 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L21/823462 ,  H01L27/0629 ,  H01L27/105 ,  H01L27/11568 ,  H01L27/11573 ,  H01L28/20 ,  H01L29/4232

Abstract: 公开了一种具有在衬底上限定的单元区和外围电路区的非易失性存储器件。在单元区中设置单元栅电极，同时在外围电路区中设置外围栅电极。每个单元栅电极包括层叠的导电和半导体层，但是外围栅电极包括层叠的半导体层。单元栅电极的导电层在材料上不同于外围栅电极的最低半导体层，其能够改进存储单元和外围晶体管的性能而不导致彼此间的相互干扰。

公开(公告)号：CN1658393A

公开(公告)日：2005-08-24

申请号：CN200510051610.5

申请日：2005-02-08

Applicant: 三星电子株式会社

Inventor： 李昌炫

IPC: H01L27/10 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L27/11568 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11546

Abstract: 本发明提供了一种非易失性存储器件，其包括单元阵列，该单元阵列具有字线和位线。将行译码器连接到该字线并将其配置为向该字线施加字线电压。将第一高压晶体管连接到该行译码器并将配置其控制该字线电压。将读/写电路连接到该位线并配置其向位线施加位线电压。将第二高压晶体管连接到该读/写电路并配置其控制位线电压，使得当第一字线电压与第一位线电压相同时第二高压晶体管每一单位沟道宽度的饱和电流输出大于第一高压晶体管。本发明还提供了相关的制造非易失性存储器件的方法。

公开(公告)号：CN115084133A

公开(公告)日：2022-09-20

申请号：CN202210146379.1

申请日：2022-02-17

Applicant: 三星电子株式会社

Inventor： 姜明昊 ,  金勇儿 ,  朴东孝 ,  朴性律 ,  李昌炫

IPC: H01L27/088 ,  H01L21/8234 ,  G03F1/80 ,  G03F1/76

Abstract: 提供了一种半导体装置。该半导体装置包括：衬底，其包括第一区域、第二区域和放置在第一区域与第二区域之间的连接区域；多个第一多沟道有源图案，其放置在衬底的第一区域中；多个第二多沟道有源图案，其放置在衬底的第二区域中；第一连接鳍型图案，其放置在衬底的连接区域中，并且在第一方向上从第一区域延伸到第二区域；以及场绝缘膜，其放置在衬底上，并且覆盖第一连接鳍型图案的上表面，其中，第一连接鳍型图案在第二方向上的宽度随着其远离第一区域而减小并且随后增大，并且第一方向垂直于第二方向。

公开(公告)号：CN112771544A

公开(公告)日：2021-05-07

申请号：CN201980064205.7

申请日：2019-10-16

Applicant: 三星电子株式会社

Inventor： 崔寅权 ,  金在德 ,  朴致衍 ,  孙泳哲 ,  李昌炫

IPC: G06N3/04 ,  G06N3/08

Abstract: 提供了一种用于重构人工智能模型的电子装置及其控制方法。该控制方法包括：输入至少一个输入数据至第一人工智能(AI)模型，以获取至少一个输出数据；基于所获取的至少一个输出数据，获取第一使用信息；基于所获取的第一使用信息，获取用于重构所述第一AI模型的第一重构信息；以及基于所获取的第一重构信息，重构所述第一AI模型，以获取第二AI模型。

公开(公告)号：CN106169307B

公开(公告)日：2021-03-19

申请号：CN201610341728.X

申请日：2016-05-20

Applicant: 三星电子株式会社

Inventor： 李昌炫 ,  李到显 ,  朴泳雨 ,  安洙珍 ,  李载悳

IPC: G11C16/10 ,  G11C16/04 ,  G11C16/34 ,  H01L27/11573 ,  H01L27/11582 ,  H01L27/11556 ,  H01L29/16 ,  H01L27/11526 ,  H01L27/1157 ,  H01L27/11529 ,  H01L29/04

Abstract: 公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。

公开(公告)号：CN110600479A

公开(公告)日：2019-12-20

申请号：CN201910951061.9

申请日：2014-08-29

Applicant: 三星电子株式会社

Inventor： 李昌炫 ,  朴镇泽 ,  朴泳雨

IPC: H01L27/1157 ,  H01L27/11582 ,  H01L29/10 ,  H01L29/78 ,  H01L29/792 ,  H01L27/11524 ,  H01L27/11556

Abstract: 本发明提供具有垂直沟道结构的半导体器件及其制造方法。该方法包括：在衬底上交替地形成多个牺牲层和多个绝缘层，多个牺牲层包括第一牺牲层和在第一牺牲层上的多个第二牺牲层，多个第二牺牲层包括与第一牺牲层的材料不同的材料；形成穿过多个牺牲层和多个绝缘层的沟道孔以暴露衬底的顶表面；在沟道孔的内壁上形成侧壁保护层；形成填充沟道孔的底部的沟道接触层，其中沟道接触层的顶表面位于比多个第二牺牲层当中的最下面的第二牺牲层的底表面低的水平处；完全去除侧壁保护层；在沟道孔的内壁上形成接触沟道接触层的沟道层；去除第一牺牲层；以及在第一牺牲层被去除的位置处形成第一栅电极。