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公开(公告)号：CN100479163C
公开(公告)日：2009-04-15
申请号：CN200610004122.3
申请日：2006-02-21
申请人： 三洋电机株式会社
CPC分类号： H01L29/7322 , H01L21/761 , H01L21/8249 , H01L27/0623 , H01L29/0821 , H01L29/1008 , H01L29/1083 , H01L29/42368 , H01L29/6625 , H01L29/66272 , H01L29/66659 , H01L29/735 , H01L29/7835
摘要： 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN结区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有P型埋入扩散层(4)。N型埋入扩散层(5)与P型埋入扩散层(4)重叠形成，且在元件形成区域的下方形成有过电压保护用的PN结区域(19)。PN结区域(19)的击穿电压比源-漏极间的击穿电压低。根据该结构，可防止击穿电流集中在PN结区域(19)，且可由过电压保护半导体元件。
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公开(公告)号：CN100454583C
公开(公告)日：2009-01-21
申请号：CN200610073802.0
申请日：2006-03-30
申请人： 三洋电机株式会社
IPC分类号： H01L29/861
摘要： 本发明提供一种半导体装置。在现有的半导体装置中，存在有不能提高为保护元件不受过电压破坏而设置的保护二极管的耐压特性的问题。在本发明的半导体装置中，在衬底(2)上的外延层(3)上形成有元件保护用的保护二极管(1)。在外延层(3)的表面上形成有肖特基势垒用金属层(14)，并在肖特基势垒用金属层(14)的端部(20)下方形成有P型扩散层(9)。并且，在比P型扩散层(9)靠近阴极区域侧形成浮置状态的P型扩散层(10、11)，与施加了阳极电位的金属层(18)电容耦合。通过该结构，减小耗尽层的大的曲率变化，提高保护二极管(1)的耐压特性。
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公开(公告)号：CN101106127A
公开(公告)日：2008-01-16
申请号：CN200710128330.9
申请日：2007-07-06
CPC分类号： H01L27/0266
摘要： 一种静电破坏保护电路，提高保护内部电路不受静电等浪涌电压影响的性能(动作速度或静电破坏耐性)。在配线(3)和VSS(接地电压)配线(4)之间连接N沟道型MOS晶体管(5)。在配线(3)和MOS晶体管(5)的栅极之间连接第一电容器(6)，在VSS配线(4)和栅极之间连接第二电容器(7)。施加在输入输出端子(2)上的电压由这些电容元件分压，将该分压电压对栅极施加。在浪涌产生时，通过分压电压将MOS晶体管(5)强制接通，流过电流，保护内部电路(1)。另外，相对于过大的浪涌，寄生双极晶体管接通。在双极和VSS配线(4)之间配置齐纳二极管(8)，以使施加在栅极上的电压不会上升到一定电压以上。
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公开(公告)号：CN1855550A
公开(公告)日：2006-11-01
申请号：CN200610073802.0
申请日：2006-03-30
申请人： 三洋电机株式会社
IPC分类号： H01L29/861
摘要： 本发明提供一种半导体装置。在现有的半导体装置中，存在有不能提高为保护元件不受过电压破坏而设置的保护二极管的耐压特性的问题。在本发明的半导体装置中，在衬底(2)上的外延层(3)上形成有元件保护用的保护二极管(1)。在外延层(3)的表面上形成有肖特基势垒用金属层(14)，并在肖特基势垒用金属层(14)的端部(20)下方形成有P型扩散层(9)。并且，在比P型扩散层(9)靠近阴极区域侧形成浮置状态的P型扩散层(10、11)，与施加了阳极电位的金属层(18)电容耦合。通过该结构，减小耗尽层的大的曲率变化，提高保护二极管(1)的耐压特性。
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公开(公告)号：CN1855549A
公开(公告)日：2006-11-01
申请号：CN200610073801.6
申请日：2006-03-30
申请人： 三洋电机株式会社
IPC分类号： H01L29/861
摘要： 本发明提供了一种半导体装置。在现有的半导体装置中，存在有不能将保护元件不受过电压破坏而设置的保护二极管的耐压特性提高的问题。在本发明的半导体装置中，在衬底(2)上的外延层(3)上形成有元件保护用的保护二极管(1)。在外延层(3)表面形成有肖特基势垒用金属层(14)，并在肖特基势垒用金属层(14)的端部(20)的下方形成有P型扩散层(7)。并且，与P型扩散层(7)连结并向阴极区域侧形成P型扩散层(9)。在P型扩散层(9)的上方形成施加了阳极电位的金属层(18)，可得到场板效果。通过该结构，减小耗尽层的大的曲率变化，使保护二极管(1)的耐压特性提高。
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公开(公告)号：CN1841684A
公开(公告)日：2006-10-04
申请号：CN200610071531.5
申请日：2006-03-29
申请人： 三洋电机株式会社
IPC分类号： H01L21/336
CPC分类号： H01L29/0847 , H01L21/823892 , H01L29/1083 , H01L29/456 , H01L29/6659 , H01L29/7833
摘要： 本发明涉及一种半导体装置的制造方法。以往的半导体装置的制造方法，在将栅极氧化膜减薄并由DDD结构形成漏极区域时，存在难以谋求将漏极区域的电场缓和的问题。在本发明的半导体装置的制造方法中，在形成作为背栅极区域使用的P型扩散层(7、17)时，使各杂质浓度的峰值错开形成。而且，在背栅极区域，使形成了N型扩散层(25)的区域的浓度分布平缓地形成。而且，在将形成N型扩散层(25)的杂质离子注入之后，进行热处理，由此使N型扩散层(25)在栅极电极(22)下方γ形状地扩散。根据该制造方法，可实现漏极区域的电场缓和。
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公开(公告)号：CN1405846A
公开(公告)日：2003-03-26
申请号：CN02127668.4
申请日：2002-08-07
申请人： 三洋电机株式会社
IPC分类号： H01L21/283
CPC分类号： H01L21/823462 , H01L21/823412 , H01L21/823493
摘要： 形成不使元件隔离能力下降的具有不同膜厚度的栅绝缘膜。在上述半导体衬底1上形成膜厚度不同的栅绝缘膜的栅绝缘膜形成方法中，其特征在于包含：在形成厚的栅绝缘膜9和薄的栅绝缘膜10后，在该栅绝缘膜9、10上形成多晶硅膜11的工序；在上述多晶硅膜11的规定区域上形成多晶硅氮化膜14后，把该多晶硅氮化膜14作为掩模选择氧化上述多晶硅膜11形成元件隔离膜15A和栅绝缘膜15B的工序。
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公开(公告)号：CN1366348A
公开(公告)日：2002-08-28
申请号：CN01117409.9
申请日：2001-04-26
申请人： 三洋电机株式会社
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66659 , H01L21/26586 , H01L29/7835
摘要： 本发明的课题是谋求工作耐压的提高。本发明的半导体装置具有:栅电极4;以与该栅电极邻接的方式形成的低浓度的N－型漏区2;以及N+型漏区6,离开上述栅电极4的另一端且被包含在上述低浓度的N－型漏区2中,其特征在于:形成了中等浓度的N型层7A,该层处于至少从离上述栅电极4存在规定间隔的位置起横跨上述高浓度的N+型漏区6间的区域,在上述衬底1内的规定深度的位置上具有杂质浓度峰值,在接近于衬底表面的区域中杂质浓度变低。
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公开(公告)号：CN1320968A
公开(公告)日：2001-11-07
申请号：CN01111346.4
申请日：2001-03-12
申请人： 三洋电机株式会社
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66659 , H01L21/823462 , H01L21/823475 , H01L21/823481 , H01L27/088 , H01L29/42368 , H01L29/7835
摘要： 本发明的目的是确保高耐压MOS晶体管的耐压不变且能有低导通电阻,在本发明中,具有从在P型半导体衬底1内形成的N型阱区2上形成的第1栅氧化膜横跨到由选择性氧化膜构成的第2栅氧化膜8A上而形成的栅电极10;与该栅电极10邻接地形成的P型源区11;在与上述栅电极10隔开的位置上形成的P型漏区12;以及包围该漏区12而形成的P型漂移区(LP层4),其特征是还形成了P型杂质层(FP层7A)使其与上述漏区12邻接。
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