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公开(公告)号：CN108231587B
公开(公告)日：2022-10-21
申请号：CN201711008269.4
申请日：2017-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8234
Abstract: 于此所揭示的是鳍式场效晶体管(FinFETs)的共形传递掺杂方法。一个例示性方法，包括形成鳍片结构、形成掺杂非晶层于鳍片结构的一部分的上方、以及执行撞击式布植制程，以将掺杂物从掺杂非晶层驱入鳍片结构的一部分内，从而形成掺杂特征。掺杂非晶层包括材料的非晶态形式。在一些实施方式中，撞击式布植制程结晶化掺杂非晶层的至少一部分，使得掺杂非晶层的一部分成为鳍片结构的一部分。在一些实施方式中，掺杂非晶层包括非晶硅，而撞击式布植制程结晶化掺杂非晶硅层的一部分。
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公开(公告)号：CN114975510A
公开(公告)日：2022-08-30
申请号：CN202110856541.4
申请日：2021-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
Abstract: 一种半导体元件及其形成方法，在一实施方式中，一种半导体元件包括在基板上的第一介电层及在记忆体阵列的记忆体单元中的第一存取晶体管及第二存取晶体管，第一存取晶体管及第二存取晶体管各自包括：底部电极，在第一介电层中；导电栅极，在第二介电层中，其中第二介电层在底部电极及第一介电层上；通道区域，穿过导电栅极延伸以接触底部电极；以及顶部电极，在通道区域上。
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公开(公告)号：CN114823542A
公开(公告)日：2022-07-29
申请号：CN202210448602.8
申请日：2017-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L21/336 , H01L29/10
Abstract: 一种方法包括蚀刻第一半导体鳍和第二半导体鳍以形成第一凹槽。第一半导体鳍和第二半导体鳍具有第一距离。蚀刻第三半导体鳍和第四半导体鳍以形成第二凹槽。第三半导体鳍和第四半导体鳍具有等于或小于第一距离的第二距离。实施外延以同时从第一凹槽生长第一外延半导体区和从第二凹槽生长第二外延半导体区。第一外延半导体区彼此合并，并且第二外延半导体区彼此分离。本发明实施例涉及用于源极/漏极外延区的灵活合并方案。
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公开(公告)号：CN114664862A
公开(公告)日：2022-06-24
申请号：CN202210204677.1
申请日：2022-03-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11597
Abstract: 一种三维存储器器件的制造方法包括：图案化出延伸穿过第一导电线的第一沟槽；沿着第一沟槽的侧壁及底表面沉积存储膜；在存储膜之上沉积沟道层，所述沟道层沿着第一沟槽的侧壁及底表面延伸；在沟道层之上沉积与沟道层接触的第一介电层，以填充第一沟槽；图案化出第一开口，其中图案化出第一开口包括刻蚀第一介电层；在第一开口中沉积栅极介电层；以及在栅极介电层之上及第一开口中沉积栅极电极，所述栅极电极被栅极介电层环绕。
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公开(公告)号：CN114649268A
公开(公告)日：2022-06-21
申请号：CN202110483374.3
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开涉及半导体器件及方法。在一个实施例中，一种器件包括：第一纳米结构，在衬底之上，该第一纳米结构包括沟道区域和第一轻掺杂源极/漏极(LDD)区域，第一LDD区域与沟道区域相邻；第一外延源极/漏极区域，环绕第一LDD区域的四个侧面；层间电介质(ILD)层，在第一外延源极/漏极区域之上；源极/漏极接触件，延伸穿过ILD层，该源极/漏极接触件环绕第一外延源极/漏极区域的四个侧面；以及栅极堆叠，与源极/漏极接触件和第一外延源极/漏极区域相邻，该栅极堆叠环绕沟道区域的四个侧面。
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Patent Agency Ranking
公开(公告)号：CN114551568A
公开(公告)日：2022-05-27
申请号：CN202210109031.5
申请日：2022-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/10 , H01L29/78 , H01L21/336 , H01L27/11585
Abstract: 本公开涉及一种铁电场效应晶体管(FeFET)器件。在一些实施例中，FeFET器件包括具有第一侧和与第一侧相反的第二侧的铁电层以及沿铁电层的第一侧设置的栅电极。FeFET器件还包括沿铁电层的与第一侧相反的第二侧设置的OS沟道层和设置在OS沟道层的相反侧上的一对源极/漏极区域。FeFET器件还包括沿OS沟道层设置的2D接触层。OS沟道层具有第一掺杂类型，2D接触层具有不同于第一掺杂类型的第二掺杂类型。本申请的实施例提供了集成芯片、铁电场效应晶体管(FEFET)器件及其形成方法。
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公开(公告)号：CN114550765A
公开(公告)日：2022-05-27
申请号：CN202110209404.1
申请日：2021-02-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文揭露的是关于一种记忆体阵列与记忆体系统。在一态样中，记忆体阵列包含：第一记忆体单元组与第二记忆体单元组；第一开关群，其中的每一开关包含连接至第一记忆体单元子集的第一电极的第一电极，以及第二电极；第二开关群，其中的每一开关包含连接至第二记忆体单元子集的第一电极的第一电极，以及第二电极；以及第三开关群，其中的每一开关包含连接至第一全域位元线的第一电极，以及连接至第一开关群的第二电极与第二开关群的第二电极的第二电极。
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公开(公告)号：CN114361179A
公开(公告)日：2022-04-15
申请号：CN202210030442.5
申请日：2022-01-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/11597
Abstract: 本发明实施例的一种存储器件包括阶梯结构、多个第一导电接触件、多个第一驱动器以及多个第二导电接触件。阶梯结构包括交替堆叠的多条第一导电线与多个第一介电层。第一导电接触件分别电连接到所述多条第一导电线。第二导电接触件分别电连接到所述多个第一驱动器。所述多个第一导电接触件与所述多个第二导电接触件结合且设置在所述多条第一导电线与所述多个第一驱动器之间。
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公开(公告)号：CN114068528A
公开(公告)日：2022-02-18
申请号：CN202110377051.6
申请日：2021-04-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本公开涉及半导体器件的接触件及其形成方法。公开了用于在低压器件和高压器件中形成到源极/漏极区域和栅极电极的接触件的方法以及由该方法形成的器件。在实施例中，一种器件包括：第一沟道区域，在衬底中与第一源极/漏极区域相邻；第一栅极，在第一沟道区域之上；第二沟道区域，在衬底中与第二源极/漏极区域相邻，第二沟道区域的顶表面低于第一沟道区域的顶表面；第二栅极，在第二沟道区域之上；ILD，在第一栅极和第二栅极之上；第一接触件，其延伸穿过ILD并且耦合到第一源极/漏极区域；以及第二接触件，其延伸穿过ILD、耦合到第二源极/漏极区域、并且具有大于第一接触件的宽度的宽度和大于第一接触件的高度的高度。
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公开(公告)号：CN113497156A
公开(公告)日：2021-10-12
申请号：CN202110696884.9
申请日：2021-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L29/10 , H01L21/336 , H01L21/34 , H01L27/11587 , H01L27/1159 , H01L27/11592 , H01L27/22 , H01L27/24
Abstract: 本申请的实施例提供了一种晶体管器件及其制造方法，该晶体管器件包括：衬底；字线，设置在衬底上；栅极绝缘层，设置在字线上；双层半导体沟道，包括：第一沟道层，设置在栅极绝缘层上；和第二沟道层，设置在第一沟道层上，使得第二沟道层接触第一沟道层的侧面和顶面；以及源电极和漏电极，电耦合至第二沟道层。当向字线施加电压时，第一沟道层具有第一电阻，第二沟道层具有与第一电阻不同的第二电阻。根据本申请的其他实施例，还提供了形成半导体器件的方法。
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