公开(公告)号：CN115312459A

公开(公告)日：2022-11-08

申请号：CN202210181056.6

申请日：2022-02-25

申请人： 台湾积体电路制造股份有限公司

发明人： 庄明谚 ,  姜慧如

IPC分类号： H01L21/8238 ,  H01L27/092 ,  H01L27/11592 ,  H01L27/11585

摘要： 提供一种半导体结构及其形成方法。可在衬底之上形成多个垂直堆叠。垂直堆叠中的每一者从底部到顶部包括底部电极、介电柱及顶部电极。可在所述多个垂直堆叠之上形成连续的有源层。可在连续的有源层之上形成栅极介电层。可将连续的有源层及栅极介电层图案化成多个有源层及多个栅极介电质。多个有源层中的每一者在侧向上环绕沿着第一水平方向排列的垂直堆叠中的相应的一者，且多个栅极介电质中的每一者在侧向上环绕有源层中的相应的一者。可在多个栅极介电质之上形成栅极电极。

公开(公告)号：CN115241203A

公开(公告)日：2022-10-25

申请号：CN202210699513.0

申请日：2022-06-20

申请人： 台湾积体电路制造股份有限公司

发明人： 林孟汉 ,  黄家恩

IPC分类号： H01L27/11597 ,  H01L27/11585 ,  H01L27/1159

摘要： 一种半导体装置、记忆体装置和制造记忆体装置的方法，半导体装置包括具有第一区域和第二区域的基板。在第一区域的半导体装置包括第一记忆体层、和第一半导体通道其耦合到第一记忆体层的一部分。在第一区域的半导体装置还包括第一导电性结构、和第二导电性结构其耦合到第一半导体通道的多个端部部分。在第二区域的半导体装置包括第三导电性结构和第二记忆体层。在第二区域的半导体装置包括第二半导体通道其包含：(i)第一垂直部分其耦合到第二记忆体层的一部分；以及(ii)侧向部分其耦合到第三导电性结构的顶表面。在第二区域的半导体装置包括第四导电性结构其耦合到第二半导体通道的端部部分。

公开(公告)号：CN115020425A

公开(公告)日：2022-09-06

申请号：CN202210538285.9

申请日：2022-05-18

申请人： 五邑大学

发明人： 高武 ,  李星星 ,  张昕 ,  刘礼祥 ,  张志伟

IPC分类号： H01L27/11585 ,  H01L29/78 ,  H01L21/34

摘要： 本发明公开了一种MFS储存结构及其制备方法与应用。所述MFS储存结构，包括依次层叠设置的衬底、ZnO低温缓冲层、ZnO薄膜、Zn1‑xMxO薄膜和Zn1‑yMyO铁电薄膜；其中，M选自Mg、V、Sb、Y或Gd中的至少一种；其中，0＜x≤0.4，0.3≤y≤0.6。所述MFS储存结构，构建了准同质外延集成体系，从而减少了薄膜界面缺陷、提高了铁电薄膜质量，提高铁电栅极调控沟道电流通断效率，实现了高性能铁电存储。

公开(公告)号：CN114823708A

公开(公告)日：2022-07-29

申请号：CN202210072341.4

申请日：2022-01-21

申请人： 台湾积体电路制造股份有限公司

发明人： 凌嘉佑 ,  姜慧如 ,  林仲德

IPC分类号： H01L27/11585 ,  H01L27/1159 ,  H01L27/11597

摘要： 一种半导体装置(例如三维存储器阵列装置)及其制造方法在此作叙述。此制造方法包含在多层堆叠中蚀刻第一沟槽以及第二沟槽，多层堆叠包含交替的介电层以及牺牲层。制造方法进一步包含通过以导电材料取代牺牲层以形成字元线。形成字元线后，在第一沟槽中形成第一晶体管，第一晶体管包含第一通道隔离结构。在第二沟槽中形成通道切割插塞，通道切割插塞的中线对准第一通道隔离结构的中线。制造方法进一步包含在第二沟槽中形成相邻于通道切割插塞的第二晶体管，且字元线电性耦接至第一晶体管以及第二晶体管。

公开(公告)号：CN114664946A

公开(公告)日：2022-06-24

申请号：CN202210204692.6

申请日：2022-03-02

申请人： 台湾积体电路制造股份有限公司

发明人： 黄彦杰 ,  陈海清 ,  林佑明 ,  林仲德

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L27/11585

摘要： 本揭露提供铁电存储器器件、铁电存储器器件的制造方法以及半导体芯片。铁电存储器器件包括栅极、铁电层、通道层、第一阻挡层、第二阻挡层与一对源极/漏极。铁电层设置于栅极的一侧。通道层经由铁电层而电容耦合至栅极。第一阻挡层与第二阻挡层设置于铁电层与通道层之间。第二阻挡层设置于第一阻挡层与通道层之间。第一阻挡层与第二阻挡层包括相同的材料，且第二阻挡层更掺杂有氮。一对源极/漏极设置于栅极的相对两侧，且电性连接至通道层。

公开(公告)号：CN113517299A

公开(公告)日：2021-10-19

申请号：CN202110039606.6

申请日：2021-01-13

申请人： 台湾积体电路制造股份有限公司

发明人： 林孟汉 ,  杨柏峰 ,  贾汉中 ,  王圣祯 ,  杨丰诚 ,  杨世海 ,  林佑明

IPC分类号： H01L27/11585 ,  H01L27/11597 ,  H01L27/1159

摘要： 一种形成铁电随机存取存储器(FeRAM)器件的方法，包括：依次在衬底上形成第一层堆叠和第二层堆叠，其中，第一层堆叠和所述第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过该第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬该沟槽的侧壁和底部；在铁电材料的上方的沟槽中共形地形成沟道材料；用第二介电材料填充该沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。本发明的实施例还涉及铁电随机存取存储器器件。

公开(公告)号：CN107994019B

公开(公告)日：2021-04-16

申请号：CN201711330907.4

申请日：2017-12-13

申请人： 上海华虹宏力半导体制造有限公司

发明人： 徐涛

IPC分类号： H01L27/115 ,  H01L27/11585

摘要： 本发明涉及一种P型沟道SONOS闪存单元的操作方法，包括：对第一存储位编程时，在第一控制栅上施加第一电压，在第二控制栅上施加第二电压，在第一位线上施加第三电压，在第二位线上施加零电压，在字线栅上施加第四电压，在N阱上施加零电压；对第二存储位编程时，在第一控制栅上施加第二电压，在第二控制栅上施加第一电压，在第一位线上施加零电压，在第二位线上施加第三电压，在字线栅上施加第四电压，在N阱上施加零电压。本发明中，P型沟道闪存利用空穴的碰撞离化产生电子进而产生热电子进行编程，其碰撞离化率更高，因而编程效率更高，因此器件的尺寸可以进一步缩小。

公开(公告)号：CN112466891A

公开(公告)日：2021-03-09

申请号：CN202010877035.9

申请日：2020-08-27

申请人： 旺宏电子股份有限公司

发明人： 吕函庭

IPC分类号： H01L27/11585 ,  H01L27/1159 ,  H01L27/11597 ,  G11C16/24 ,  G11C16/14

摘要： 一种三维闪存存储器、控制电路、形成栅极叠层的方法，三维闪存存储器包括一栅极叠层结构，具有彼此电性绝缘的多个栅极层；一圆柱形通道柱，垂直地延伸穿过栅极叠层结构的每个栅极层，圆柱形通道柱的横截面为一圆柱体；一第一导电柱，垂直地延伸穿过栅极叠层结构，第一导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱；一第二导电柱，垂直地延伸穿过栅极叠层结构，第二导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱，第一导电柱和第二导电柱彼此分离。三维闪存存储器还包括一铁电层，设置于栅极叠层结构的此多个栅极层和圆柱形通道柱之间。

公开(公告)号：CN110534573A

公开(公告)日：2019-12-03

申请号：CN201910706362.5

申请日：2019-08-01

申请人： 复旦大学

发明人： 江安全 ,  柴晓杰 ,  汪超 ,  江钧 ,  张焱

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L27/11585

摘要： 本发明涉及一种集存算一体的全铁电场效应晶体管，包括基底、源电极、漏电极、栅电极和铁电凸块，所述源电极和漏电极通过铁电凸块相隔离地设置于基底上，栅电极和源电极、漏电极隔离设置，所述基底由具有畴壁导电特性的铁电材料制成。与现有技术相比，本发明从根本上解决了铁电体的高度集成化的问题。

公开(公告)号：CN110429086A

公开(公告)日：2019-11-08

申请号：CN201810998573.6

申请日：2018-08-29

申请人： 台湾积体电路制造股份有限公司

发明人： 陈姿妤 ,  涂国基 ,  朱文定 ,  才永轩

IPC分类号： H01L27/11585 ,  H01L27/1159 ,  H01L27/11592 ,  H01L27/115

摘要： 本申请的各个实施例针对集成电路及其形成方法。在一些实施例中，形成将衬底的存储区域与衬底的逻辑区域分隔开的隔离结构。在半导体存储区域上形成存储单元结构，并且形成覆盖存储单元结构和逻辑半导体区域的存储器覆盖层。对存储器覆盖层实施第一蚀刻以从逻辑半导体区域去除存储器覆盖层，并且限定隔离结构上的倾斜的面向逻辑器件的侧壁。在逻辑半导体区域上形成逻辑器件结构。此外，对存储器覆盖层实施第二蚀刻以从存储器半导体去除存储器覆盖层，同时留下存储器覆盖层的限定面向逻辑器件的侧壁的伪段。