利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

67 条记录 (耗时 0.018 秒)

    一种铁电组装栅场效应晶体管的多值存储器件
    1.
    发明公开
    一种铁电组装栅场效应晶体管的多值存储器件 有权

    公开(公告)号：CN115064555A

    公开(公告)日：2022-09-16

    申请号：CN202210647254.7

    申请日：2022-06-09

    申请人： 西安电子科技大学

    发明人： 周益春 ,  廖佳佳 ,  廖敏 ,  周平安

    IPC分类号： H01L27/11587 ,  H01L27/1159 ,  H01L29/78 ,  G11C11/22

    摘要： 本发明涉及一种铁电组装栅场效应晶体管的多值存储器件，包括：衬底层；以及依次层叠设置在衬底层表面的组装栅介质和栅电极；其中，组装栅介质包括介电层以及若干组铁电模块，铁电模块沿着沟道方向间隔设置在介电层内；根据漏极电压的不同控制组装栅介质中极化翻转的铁电模块的数目。本发明的铁电组装栅场效应晶体管的多值存储器件，可以实现3‑bit及以上的高密度多值存储，且各存储态呈现分立的特征，可以有效避免存储器件在受到制备工艺涨落、环境温度涨落、串扰电场以及器件微疲劳导致的极化翻转出现扰动的时候，出现读取错误的问题。

    半导体装置
    2.
    发明公开
    半导体装置 审中-实审

    公开(公告)号：CN113555384A

    公开(公告)日：2021-10-26

    申请号：CN202110635531.8

    申请日：2021-06-08

    申请人： 台湾积体电路制造股份有限公司

    发明人： 吴咏捷 ,  何彦忠 ,  许秉诚 ,  马礼修 ,  林仲德

    IPC分类号： H01L27/24 ,  H01L27/11504 ,  H01L27/11507 ,  H01L27/11587 ,  H01L27/1159

    摘要： 一种半导体装置，包含至少一个选择器装置。每个选择器装置包括自底部至顶部包含底部电极、金属氧化物半导体通道层、以及顶部电极，且位于一基板上方的垂直堆叠；接触底部电极、金属氧化物半导体通道层、以及顶部电极的侧壁的栅极介电层；以及形成于栅极介电层之中，且所具有的顶部表面与顶部电极的顶部表面共平面的栅极电极。上述至少一个选择器装置的每个顶部电极或每个底部电极可接触对应的非易失性存储器元件，以提供单选择器‑单电阻器存储器单元。

    半导体元件
    3.
    发明公开
    半导体元件 审中-实审

    公开(公告)号：CN113471210A

    公开(公告)日：2021-10-01

    申请号：CN202011094377.X

    申请日：2020-10-14

    申请人： 台湾积体电路制造股份有限公司

    发明人： 杨柏峰 ,  杨世海 ,  徐志安 ,  林佑明

    IPC分类号： H01L27/11565 ,  H01L27/11568 ,  H01L27/11582 ,  H01L27/11587 ,  H01L27/1159 ,  H01L27/11597

    摘要： 本揭露是关于一种半导体元件，在此揭露3D‑NOR记忆阵列元件与其制造方法。一种方法包含通过形成绝缘材料与虚设材料的交替层形成多层堆叠于基底上。通过执行线快门开关制程形成虚设纳米结构阵列于多层堆叠的通道区域中。一旦形成纳米结构，半导体氧化物材料单一层沉积于虚设纳米结构上且围绕虚设纳米结构。接着沉积记忆薄膜于半导体氧化物材料上并且形成导电缠绕结构于记忆薄膜上。可通过以金属填充材料取代通道区域外的虚设材料层形成源极/位元线结构。阶梯状导体结构可形成源极/位元线结构于相邻记忆阵列的多层堆叠区域中。

    半导体器件
    5.
    发明公开
    半导体器件 审中-实审

    公开(公告)号：CN113299661A

    公开(公告)日：2021-08-24

    申请号：CN202110566951.5

    申请日：2021-05-24

    申请人： 台湾积体电路制造股份有限公司

    发明人： 荷尔本朵尔伯斯 ,  马礼修

    IPC分类号： H01L27/11587 ,  H01L27/1159

    摘要： 一种半导体器件包括铁电层、第一半导体层、第一栅极、第二半导体层、第二栅极以及接触结构。铁电层具有第一表面及与第一表面相对的第二表面。第一半导体层设置在铁电层的第一表面上。第一栅极在第一表面之上设置在第一半导体层上。第二半导体层设置在铁电层的第二表面上。第二栅极在第二表面之上设置在第二半导体层上。接触结构连接到第一半导体层及第二半导体层。

    一种密排结构的面内读写铁电存储器阵列及其制备方法
    8.
    发明授权
    一种密排结构的面内读写铁电存储器阵列及其制备方法 有权

    公开(公告)号：CN112466874B

    公开(公告)日：2022-07-22

    申请号：CN202011234815.8

    申请日：2020-11-08

    申请人： 复旦大学

    发明人： 江安全 ,  汪超 ,  江钧 ,  柴晓杰 ,  张伟

    IPC分类号： H01L27/11504 ,  H01L27/11507 ,  H01L27/11514 ,  H01L27/11587 ,  H01L27/1159 ,  H01L27/11597

    摘要： 本发明属于存储技术领域，具体为一种密排结构的面内读写铁电存储器阵列及其制备方法。本发明的面内读写铁电存储器阵列，其中字线集成于铁电存储单元层面内，位线包括第一位线和第二位线层，布局于铁电存储单元层面外，各位线层具有沿第一方向排列的多条位线及多个间隙，间隙包括交替排列的第一间隙群与第二间隙群。第一导电柱阵列连接字线层和第一位线层，第二导电柱阵列连接字线层和第二位线层，二者错开排列。各导电柱与邻接的字线交叉点间隙区域配置有存储器构件。本发明的铁电存储结构具有不破坏存储层器件的存储功能，能够提高存储单元的存储能力，N层字线层存储单元尺寸为4F2/N，F为特征尺寸，适用于高密度器件，且制备简单、成本低。