公开(公告)号：CN102800570A

公开(公告)日：2012-11-28

申请号：CN201210037902.3

申请日：2012-02-20

Applicant: 三菱电机株式会社

Inventor： 松野吉德 ,  樽井阳一郎

IPC: H01L21/04 ,  H01L29/872

CPC classification number: H01L29/1608 ,  H01L21/0465 ,  H01L21/0485 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/6606 ,  H01L29/872

Abstract: 本发明涉及碳化硅半导体装置的制造方法。提供一种半导体装置，能够在碳化硅肖特基二极管的制造中，使二极管的正向特性特别是势垒高度φB稳定，使漏电流的偏差减少。在外延层（2）上利用干式热氧化形成硅氧化膜OX1，在SiC基板（1）的背面形成欧姆电极（3），之后，对SiC基板（1）进行退火，在欧姆电极（3）和SiC基板（1）的背面之间形成欧姆接合，除去硅氧化膜OX1，之后，在外延层（2）上形成肖特基电极（4）。之后，进行烧结，在肖特基电极（4）和外延层之间形成肖特基接合。

公开(公告)号：CN101859706B

公开(公告)日：2012-07-11

申请号：CN201010119238.8

申请日：2010-01-25

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎

IPC: H01L21/336 ,  H01L21/331 ,  H01L21/28 ,  H01L29/78 ,  H01L29/739

CPC classification number: H01L21/0455 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/42372 ,  H01L29/66068

Abstract: 本发明得到可以缓冲施加于栅极氧化膜的电场而确保栅极氧化膜的可靠性的同时，极力抑制制造成本的增加的碳化硅半导体装置的制造方法。阱区、沟道区及栅电极形成为在以源极区的内侧为基准，设阱区向耗尽区一侧的延伸长度为Lwell、沟道区向耗尽区一侧的延伸长度为Lch、栅电极向耗尽区一侧的延伸长度为Lg时，满足Lch＜Lg＜Lwell的关系，并且沟道区是通过活性化退火处理向碳化硅层扩散预先通过活性化退火来注入至源极区的第三杂质即硼来形成的。

公开(公告)号：CN102479807A

公开(公告)日：2012-05-30

申请号：CN201110380426.0

申请日：2011-11-25

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎 ,  鹿口直斗 ,  中村卓誉

IPC: H01L29/24 ,  H01L29/36 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1608 ,  H01L21/046 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/1095 ,  H01L29/66068 ,  H01L29/7811

Abstract: 本发明提供一种碳化硅半导体装置及其制造方法。在具有作为JTE区域或者FLR的终端区域的碳化硅半导体装置的制造中，增大将在终端区域表面产生的损伤层除去的刻蚀量的容限。碳化硅半导体装置在半导体元件的终端部具有作为JTE（JunctionTerminationExtension）区域或者FLR（FieldLimitingRing）的终端区域。终端区域利用将杂质的种类以及注入能量固定的一个阶段的离子注入形成。在终端区域的深度方向的杂质浓度分布中，最浅的位置的浓度峰值位于比表面深0.35μm的位置，并且，表面部的浓度为最浅的浓度峰值的十分之一以下。

公开(公告)号：CN101887854A

公开(公告)日：2010-11-17

申请号：CN201010126296.3

申请日：2010-02-24

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎

IPC: H01L21/329 ,  H01L21/336

CPC classification number: H01L29/872 ,  H01L21/046 ,  H01L29/0615 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7811 ,  H01L29/8611 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及碳化硅半导体装置的制造方法，其不太使制造工序数增加，就能容易地制造可以得到所希望的耐电压特性的杂质浓度范围大的JTE区域。该方法包含：在第一导电型的碳化硅晶片的表面内，对作为第一杂质的铝和作为第二杂质的硼进行离子注入，形成具有规定间隔的第二导电型的第一区域的工序；通过活性化退火处理使在第一区域中包含的作为第二杂质的硼向周围扩散，在碳化硅晶片的表面内从第一区域形成JTE区域的工序；在相当于包含第一区域的一部分的第一区域之间的碳化硅晶片的表面上形成第一电极的工序；以及在碳化硅晶片的背面上形成第二电极的工序。

公开(公告)号：CN101859706A

公开(公告)日：2010-10-13

申请号：CN201010119238.8

申请日：2010-01-25

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎

IPC: H01L21/336 ,  H01L21/331 ,  H01L21/28 ,  H01L29/78 ,  H01L29/739

CPC classification number: H01L21/0455 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/42372 ,  H01L29/66068

Abstract: 本发明得到可以缓冲施加于栅极氧化膜的电场而确保栅极氧化膜的可靠性的同时，极力抑制制造成本的增加的碳化硅半导体装置的制造方法。阱区、沟道区及栅电极形成为在以源极区的内侧为基准，设阱区向耗尽区一侧的延伸长度为Lwell、沟道区向耗尽区一侧的延伸长度为Lch、栅电极向耗尽区一侧的延伸长度为Lg时，满足Lch＜Lg＜Lwell的关系，并且沟道区是通过活性化退火处理向碳化硅层扩散预先通过活性化退火来注入至源极区的第三杂质即硼来形成的。

公开(公告)号：CN101465519A

公开(公告)日：2009-06-24

申请号：CN200810184420.4

申请日：2008-12-19

Applicant: 三菱电机株式会社

Inventor： 盐泽胜臣 ,  金本恭三 ,  大石敏之 ,  樽井阳一郎 ,  德田安纪

IPC: H01S5/042 ,  H01L33/00 ,  H01L23/48 ,  H01L21/28

CPC classification number: H01S5/0425 ,  B82Y20/00 ,  H01S5/32341 ,  H01S5/34333

Abstract: 本发明涉及氮化物半导体装置及其制造方法。本发明提供能够降低在P型电极与氮化物半导体层的界面的接触电阻的氮化物半导体装置。该氮化物半导体装置(10)包括：P型氮化物半导体层(1)；和形成于P型氮化物半导体层(1)上的P型电极(3)，P型电极(3)通过在P型氮化物半导体层(1)上依次层叠由功函数为5.1eV以上的金属构成的金属层(3a)；由钯(Pd)构成的Pd层(3b)；和由钽(Ta)构成的Ta层(3c)而被形成。

公开(公告)号：CN101258608A

公开(公告)日：2008-09-03

申请号：CN200680032886.1

申请日：2006-05-09

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎 ,  大塚健一 ,  今泉昌之

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/47 ,  H01L29/78 ,  H01L29/872

CPC classification number: H01L29/0615 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7811 ,  H01L29/8611 ,  H01L29/94

Abstract: 本发明提供一种半导体装置及其制造方法，在使用SiC基板的半导体装置中，JTE层几乎不会受到固定电荷的影响，可取得稳定的绝缘击穿耐压。本发明的第一方式的半导体装置具备：SiC外延层(2)，其具有n型导电性；杂质层(3)，其形成在SiC外延层(2)的表面内，并具有p型导电性；以及JTE层(5)，其与杂质层(3)邻接地形成，并具有p型导电性，且杂质浓度低于杂质层(3)。此处，JTE层(5)形成在从SiC外延层(2)的上表面隔开预定的距离的位置，JTE层(5)的上方形成有具有n型导电性的SiC区域(10)。

公开(公告)号：CN1787228A

公开(公告)日：2006-06-14

申请号：CN200510082033.6

申请日：2005-07-05

Applicant: 三菱电机株式会社

Inventor： 大塚健一 ,  樽井阳一郎 ,  松野吉德 ,  黑田研一 ,  杉本博司

IPC: H01L29/47 ,  H01L29/872

CPC classification number: H01L29/0619 ,  H01L29/1608 ,  H01L29/872 ,  Y10S388/917

Abstract: 提供一种半导体器件，尤其是制造工序简单且可获得充分的耐压特性的JTE结构。该半导体器件包括：与在SiC衬底(1)上形成的n型漂移层(2)进行肖特基接触的正电极(3)、和在正电极(3)的外周部形成的JTE区(6)。JTE区(6)由在包含漂移层(2)的上部中的正电极(3)的边缘之下的区域上形成的第一p型区(6a)和在其外侧形成且杂质面浓度比第一p型区(6a)低的第二p型区(6b)构成。在距正电极(3)的边缘≥15μm的外侧处设置第二p型区(6b)。第一p型区(6a)的杂质面浓度为1.8×1013～4×1013cm－2、第二p型区(6b)杂质面浓度为1×1013～2.5×1013cm－2。