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公开(公告)号：CN117457657A
公开(公告)日：2024-01-26
申请号：CN202211400649.3
申请日：2022-11-09
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
Abstract: 本申请涉及半导体技术领域，公开了一种CMOS器件及其制作方法，属于半导体技术领域，该CMOS器件包括堆叠设置的N型晶体管和P型晶体管；所述N型晶体管和P型晶体管的沟道均为环形沟道；所述N型晶体管的栅极和P型晶体管的栅极位于贯穿所述N型晶体管的环形沟道和P型晶体管的环形沟道的通孔内；所述N型晶体管和P型晶体管共用同一栅极。
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公开(公告)号：CN117425341A
公开(公告)日：2024-01-19
申请号：CN202310118694.8
申请日：2023-01-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/401
Abstract: 一种3D堆叠的半导体器件、阵列及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。本实施例提供的3D堆叠的半导体器件，不同层的晶体管共用位线，便于3D堆叠，提高了集成度。
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公开(公告)号：CN117423719A
公开(公告)日：2024-01-19
申请号：CN202310082942.8
申请日：2023-01-19
Applicant: 北京超弦存储器研究院
IPC: H01L29/06 , H01L29/786 , H10B12/00 , H01L21/34
Abstract: 本申请实施例提供了一种晶体管及其制作方法、动态存储器、电子设备。该晶体管包括：衬底；第一电极，设置在衬底的一侧；半导体层，设置在第一电极远离衬底的一侧，半导体层与第一电极连接，半导体层具有开口朝向远离第一电极一侧的第一腔，第一腔沿垂直于衬底的方向延伸；第二电极，至少部分第二电极填充在第一腔内，第二电极伸入第一腔内与第一腔的侧壁连接；栅极，围设在半导体层的外周，栅极与半导体层绝缘。本申请实施例能够在不增加器件尺寸的情况下，提高开态电流。
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公开(公告)号：CN117423700A
公开(公告)日：2024-01-19
申请号：CN202211599586.9
申请日：2022-12-12
Applicant: 北京超弦存储器研究院
IPC: H01L27/092 , H01L27/02 , H01L21/8238 , H03K19/20
Abstract: 本申请公开了一种半导体器件和半导体器件的工艺制作方法，涉及半导体技术领域，该半导体器件为或非门电路，该或非门电路包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，第一NMOS管和第二NMOS管并联，且位于第一PMOS管和衬底之间，第一PMOS管和第二PMOS管串联，且在垂直于衬底的方向上堆叠。在本申请提供的或非门电路中，多个MOS管可以在垂直于衬底的方向上堆叠，可以降低或非门电路占用衬底的面积，提高器件的微缩程度。
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公开(公告)号：CN117423699A
公开(公告)日：2024-01-19
申请号：CN202211494124.0
申请日：2022-11-25
Applicant: 北京超弦存储器研究院
IPC: H01L27/092 , H01L21/8238 , H03K19/20
Abstract: 本申请涉及半导体技术领域，公开了一种CMOS电路结构、阵列、非门结构、工艺方法及设备，该CMOS电路结构包括位于衬底上的第一晶体管和第二晶体管，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；所述第一晶体管包括依次叠层的第一源极、第一半导体层和第一漏极；所述第二晶体管包括依次叠层的第二源极、第二半导体层和第二漏极；所述第一晶体管和所述第二晶体管叠层而置；所述第一晶体管和所述第二晶体管分别为垂直沟道晶体管。通过该实施例方案，大幅度降低了占地面积，提高了器件集成度。
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Patent Agency Ranking
公开(公告)号：CN116367536B
公开(公告)日：2023-12-08
申请号：CN202310314393.2
申请日：2023-03-28
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种存储器及其制造方法、电子设备，涉及半导体技术领域。该存储器包括晶体管、字线和位线。字线沿垂直衬底的方向延伸。晶体管包括位于所述字线侧壁的半导体层和设置在所述字线侧壁和所述半导体层之间的栅绝缘层。位线包括位线主体和对应于不同所述晶体管的不同第一分支。所述位线主体沿平行于所述衬底的第一方向延伸。所述第一分支朝向所述半导体层延伸，并与所述半导体层连接。本公开可以降低存储器的寄生电容，以进一步提升存储器性能。
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公开(公告)号：CN117135923A
公开(公告)日：2023-11-28
申请号：CN202311371113.8
申请日：2023-10-23
Applicant: 北京超弦存储器研究院
Abstract: 本公开公开了半导体结构及其制备方法、电子设备，涉及半导体技术领域。该方法，包括：提供基底，基底上形成有第一叠层结构；于第一叠层结构上形成第一掩膜层；以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的牺牲层；去除第一掩膜层，并于第一牺牲层上交替形成第二掩膜层；以第二掩膜层为掩膜，去除暴露出的第一牺牲层；侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层；去除第二掩膜层；侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层。降低对掩膜层材料的要求，成本低，制程工艺简单。
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公开(公告)号：CN116507124A
公开(公告)日：2023-07-28
申请号：CN202310767383.4
申请日：2023-06-27
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。本申请涉及半导体技术领域。该存储单元包括垂直晶体管。垂直晶体管包括半导体柱，沿垂直于衬底方向延伸，半导体柱包括依次设置的漏极区、沟道区和源极区；栅极绝缘层和栅极，至少部分的栅极绝缘层、与栅极依次设置于所述半导体柱的沟道区的外周；垂直晶体管包括下述至少一项：靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数；靠近源极区的栅极的功函数大于靠近漏极区的所述栅极的功函数。本申请实施例能够抑制寄生三极管的开启，从而能够降低漏电。
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公开(公告)号：CN116209352B
公开(公告)日：2023-07-18
申请号：CN202310468466.3
申请日：2023-04-27
Applicant: 北京超弦存储器研究院
Abstract: 本公开实施例提供了一种半导体器件及其制造方法、存储器、电子设备，涉及但不限于半导体技术领域，半导体器件包括：一个或至少两个沿垂直于衬底方向堆叠的电容器；至少一个所述电容器包括：第一极板和第二极板，以及位于所述第一极板和第二极板之间的介电层；所述第一极板包括第一主体结构以及至少两个第一分支层，所述至少两个第一分支层沿垂直于所述衬底方向间隔排布，所述第一主体结构包括沿垂直于所述衬底方向交替堆叠的第一导电层和第二导电层，所述第一极板还包括凹槽，所述凹槽位于相邻所述第一分支层之间，所述凹槽沿着平行于所述衬底方向延伸，至少部分所述介电层和至少部分所述第二极板位于所述凹槽内；提高了电容器的容量。
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公开(公告)号：CN115996570B
公开(公告)日：2023-06-16
申请号：CN202310298824.0
申请日：2023-03-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例公开了一种存储器、存储器的制作方法及电子设备，属于半导体技术领域。该存储器包括：一层或多层沿垂直于衬底方向堆叠的存储单元阵列；多条贯穿一层或多层存储单元阵列的字线；每个存储单元包括：环绕字线的侧壁且在侧壁延伸的半导体层；多条位线，每条位线与一层存储单元阵列中的一列存储单元的各半导体层连接。其中，位线由不同的分支线构成，且每个存储单元的半导体层分别与相邻两个第一分支线连接、与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。
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