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    全数字锁相回路中的相位-数字转换器
    82.
    发明公开
    全数字锁相回路中的相位-数字转换器 有权

    公开(公告)号：CN107863960A

    公开(公告)日：2018-03-30

    申请号：CN201710650570.9

    申请日：2009-04-14

    申请人： 高通股份有限公司

    发明人： 张刚 ,  阿比舍克·贾如 ,  韩怡平

    IPC分类号： H03L7/085 ,  H03L7/089 ,  H03L7/197

    CPC分类号： H03L7/085 ,  H03L7/089 ,  H03L7/1976 ,  H03L2207/50

    摘要： 本发明涉及全数字锁相回路中的相位-数字转换器。所述相位-数字转换器包括驱动时间-数字转换器的相位-频率转换器。所述时间-数字转换器确定由所述相位-频率转换器所输出的相位差的量值和正负号。所述时间-数字转换器利用分接式延迟线和循环反馈计数器以致使能够测量回路追踪过程所典型的小计时差和回路获取过程所典型的大计时差。所述分接式延迟线准许对参考周期的分数的测量且通过减少对参考时钟的速度的要求而致使所述相位-数字转换器能够以较低功率操作。

    对电子装置执行存储接口控制的方法及其装置
    83.
    发明授权
    对电子装置执行存储接口控制的方法及其装置 失效

    公开(公告)号：CN104899165B

    公开(公告)日：2018-03-13

    申请号：CN201510097844.7

    申请日：2015-03-05

    申请人： 联发科技股份有限公司

    发明人： 陈尚斌 ,  谢博伟

    IPC分类号： G06F13/16

    CPC分类号： G06F1/12 ,  G06F1/04 ,  G06F1/08 ,  G06F1/10 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/1093 ,  G11C7/222 ,  H03L7/0812 ,  H03L7/0994 ,  H03L2207/50

    摘要： 本发明提供一种对电子装置执行存储接口控制的方法及其装置。所述方法包括以下步骤：当检测到数据信号和时钟信号之间的相位差达到预定值时，控制时钟信号从第一频率切换至第二频率；对数据信号进行至少一次相移，直到满足预定条件，其中，在时钟信号从第一频率切换至第二频率后，对数据信号进行至少一次相移；以及控制时钟信号从第二频率切换至第一频率，其中，在对数据信号进行至少一次相移之后，时钟信号从第二频率切换至第一频率；其中，存储接口电路通过至少一次相移从而被校准。本发明提供的对电子装置执行存储接口控制的方法及其装置，以恰当地解决信号的偏移问题，以保证电子装置的整体性能。

    具有锁定/解锁检测器的锁相回路
    84.
    发明公开
    具有锁定/解锁检测器的锁相回路 审中-实审

    公开(公告)号：CN107528586A

    公开(公告)日：2017-12-29

    申请号：CN201710416144.9

    申请日：2017-06-05

    申请人： 恩智浦有限公司

    发明人： 乌里希·莫尔曼

    IPC分类号： H03L7/095

    CPC分类号： H03L7/095 ,  H03L7/091 ,  H03L7/0992 ,  H03L2207/50

    摘要： 本发明公开一种锁相回路(100)，所述锁相回路(100)包括：相位检测器(104)、回路滤波器(108)、频率控制器振荡器(109)和锁定检测器(150)。所述相位检测器(104)可在继电器式模式下操作以提供指示在参考信号 与反馈信号 之间是否存在正或负相位差的二进制相位误差信号 所述回路滤波器(108)被配置成提供从所述二进制相位误差信号导出的控制信号(TR)。所述频率控制振荡器(109)被配置成接收所述控制信号(TR)且提供具有根据所述控制信号(TR)而变化的频率的输出信号(127)。所述锁定/解锁检测器(150)被配置成确定所述锁相回路(100)的锁定/解锁状态，所述锁定/解锁状态是从所述二进制相位误差信号 的占空比和/或频谱含量导出。

    电路装置、振荡器、电子设备以及移动体
    85.
    发明公开
    电路装置、振荡器、电子设备以及移动体 审中-实审

    公开(公告)号：CN107306134A

    公开(公告)日：2017-10-31

    申请号：CN201710223991.3

    申请日：2017-04-07

    申请人： 精工爱普生株式会社

    发明人： 中岛克仁

    IPC分类号： H03L7/183

    CPC分类号： H03L7/095 ,  H03L1/022 ,  H03L7/085 ,  H03L7/093 ,  H03L7/099 ,  H03L7/181 ,  H03L2207/50 ,  H03L7/183

    摘要： 电路装置、振荡器、电子设备以及移动体。电路装置包含：相位比较部，其进行基准信号与基于振荡信号的输入信号之间的相位比较；处理部，其对基于相位比较的结果的频率控制数据进行信号处理；以及振荡信号生成电路，其生成根据信号处理后的频率控制数据设定的振荡频率的振荡信号。并且，相位比较部包含利用输入信号进行计数动作的计数器，并将基准信号的n个周期(n是2以上的整数)中的计数器的计数值和计数值的期望值进行整数比较，由此进行相位比较。

    频率校正电路及频率校正方法
    87.
    发明公开
    频率校正电路及频率校正方法 有权

    公开(公告)号：CN107026645A

    公开(公告)日：2017-08-08

    申请号：CN201611121749.7

    申请日：2016-12-08

    申请人： 株式会社巨晶片

    发明人： 坪田英俊 ,  佐藤秀幸

    IPC分类号： H03L7/00 ,  H03B5/20

    CPC分类号： H03L7/0992 ,  H03B5/32 ,  H03B5/366 ,  H03L1/022 ,  H03L1/028 ,  H03L7/099 ,  H03L7/18 ,  H03L2207/50

    摘要： 本发明提供一种频率校正电路和频率校正方法，在本发明的频率校正电路中，第1时钟信号为从第1振荡器输入的第1频率精度的时钟信号，第2时钟信号为从第2振荡器输入的比第1频率精度低的第2频率精度的时钟信号，数字PLL电路重复进行输出与第1时钟信号和第2时钟信号之间的时差对应的数字控制信号，将第2振荡器用作数字控制振荡器，并根据数字控制信号使离散型电容组的电容值变化，根据离散型电容组的电容值使第2时钟信号的振荡频率变化的校正动作，由此使第2时钟信号的相位校正为第1时钟信号的相位。

    时钟产生装置与频率校正方法
    88.
    发明授权
    时钟产生装置与频率校正方法 失效

    公开(公告)号：CN102739246B

    公开(公告)日：2016-12-14

    申请号：CN201210090629.0

    申请日：2012-03-30

    申请人： 联发科技(新加坡)私人有限公司

    发明人： 郭小川 ,  李文昶 ,  陈启宏 ,  奥古斯托·马奎斯

    IPC分类号： H03L7/099 ,  H04L7/033

    CPC分类号： H03L7/103 ,  H03L7/099 ,  H03L7/1976 ,  H03L2207/06 ,  H03L2207/50

    摘要： 本发明公开一种时钟产生装置和频率校正方法。时钟产生装置包括：时间至数字转换器、校正组件、可控制振荡器以及反馈组件。所述时间至数字转换器用来将参考时钟以及可变时钟之间的时间差转换为数字值；所述校正组件用来依据所述数字值以及所述参考时钟来产生控制信号；所述可控制振荡器用来依据所述控制信号来产生振荡信号；所述反馈组件用来依据所述振荡信号产生所述可变时钟并传送至所述时间至数字转换器；其中所述校正组件用来校正所述可控制振荡器以使得所述振荡信号具有目标振荡频率。采用本发明的时钟产生装置和频率校正方法，可以缩短多通信标准系统中的锁相环产生目标频率的校正时间。

    控制数字锁相环（DPLL）中的功率消耗的系统和方法
    89.
    发明公开
    控制数字锁相环（DPLL）中的功率消耗的系统和方法 有权

    公开(公告)号：CN106160741A

    公开(公告)日：2016-11-23

    申请号：CN201610584614.8

    申请日：2009-04-29

    申请人： 高通股份有限公司

    发明人： 孙博 ,  加里·约翰·巴兰坦 ,  居坎瓦尔·辛格·萨霍塔

    IPC分类号： H03L7/183

    CPC分类号： H03L7/00 ,  H03L7/0802 ,  H03L2207/50 ,  H03L7/183

    摘要： 本发明涉及控制数字锁相环(DPLL)中的功率消耗的系统和方法。一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。