公开(公告)号：CN104796140B8

公开(公告)日：2019-07-12

申请号：CN201410532951.3

申请日：2014-10-10

申请人： 三星电子株式会社 ,  成均馆大学校产学协力团

发明人： 金尚骏 ,  尹石柱 ,  洪永骏 ,  朴炯* ,  李康润

IPC分类号： H03L7/18

CPC分类号： H03L7/0992 ,  H03L7/08 ,  H03L7/0995 ,  H03L7/18 ,  H04B1/40

摘要： 提供一种数字锁相环DPLL、控制DPLL的方法和使用DPLL的超低功率收发器。一种锁相环(PLL)包括：计数器，被构造为在屏蔽时间期间测量振荡器的压控振荡器(VCO)信息；频率调谐器，被构造为基于通过将VCO信息与目标频率信息进行比较而获得的比较结果，将振荡器的频率调谐为目标频率。

公开(公告)号：CN106330181B

公开(公告)日：2019-05-21

申请号：CN201510383366.6

申请日：2015-07-02

申请人： 无锡华润上华科技有限公司

发明人： 王雪艳 ,  杨莹 ,  俞景佳

IPC分类号： H03L7/085

CPC分类号： H03L7/0812 ,  H03L7/00 ,  H03L7/08

摘要： 本发明涉及一种延迟锁定环的检测系统，可用于检测延迟锁定环的工作状态，包括：信号发生器，用于产生参考时钟并提供给所述延迟锁定环；测量仪器，用于获取从延迟锁定环输出的时钟信号，并测量其延时是否符合预期；所述检测系统还包括以下电路的至少一个：前置接收电路，用于接收信号发生器的参考时钟并放大和整形后再提供给所述延迟锁定环；多相位复接电路，用于接收从延迟锁定环输出的时钟信号，并将多个不同延迟的时钟信号合成后再提供给所述测量仪器。本发明还涉及一种延迟锁定环的检测方法。上述系统和方法能够精确测量延迟锁定环的延迟。

公开(公告)号：CN109546921A

公开(公告)日：2019-03-29

申请号：CN201811118020.3

申请日：2018-09-21

申请人： 法雷奥西门子新能源汽车(德国)有限公司

发明人： 托马斯·德穆斯 ,  宾·伊斯梅尔·穆罕默德·伊克万 ,  塞巴斯蒂安·埃伯斯伯格

IPC分类号： H02P27/08

CPC分类号： H02M7/493 ,  B60L2210/46 ,  B60L2220/58 ,  H02M2003/1586 ,  H02P25/22 ,  H02P2207/07 ,  H03D13/003 ,  H03L7/08 ,  H02P27/085

摘要： 本发明涉及一种用于电机（1）的逆变器（3），该逆变器（3）包括至少两个并联连接的动力单元（6、8），每个动力单元配置为向定子绕组（4、5）提供多相AC输出（7、9）；以及控制单元（13），其被配置为向每个动力单元（6、8）提供一组脉冲序列，其中多组脉冲信号的相位彼此交错，其中控制单元（13）被配置为改变多组脉冲序列的脉冲频率，并在改变脉冲频率时将每组脉冲序列的相互相位调整到交错相位。

公开(公告)号：CN109412587A

公开(公告)日：2019-03-01

申请号：CN201711096553.1

申请日：2017-11-09

申请人： 台湾积体电路制造股份有限公司

发明人： 管挺贵 ,  张智贤 ,  沈瑞滨 ,  吴青阳

IPC分类号： H03L7/099 ,  H03L7/08

CPC分类号： H03L7/089 ,  H03L7/083 ,  H03L7/093 ,  H03L7/099 ,  H03L7/0992 ,  H03L7/24 ,  H03L2207/06 ,  H03L2207/50 ,  H03L7/08

摘要： 本发明实施例公开一种锁相回路电路。所述电路包括数字开关式锁相回路(PLL)及下取样电路，所述数字开关式锁相回路电连接到输入时钟信号连接及输出时钟信号连接，所述下取样电路连接到输入时钟信号连接。所述电路还包括数字控制延迟线及注入脉冲发生器，所述数字控制延迟线接收下取样电路的输出，所述注入脉冲发生器接收数字控制延迟线的输出且被连接成向数字开关式锁相回路(PLL)的一部分提供注入脉冲。所述电路进一步包括注入定时校准电路，所述注入定时校准电路连接到数字控制延迟线的控制输入。所述电路提供对注入定时的校准及带宽优化，从而减小锁相回路的输出信号中的抖动。

公开(公告)号：CN109298240A

公开(公告)日：2019-02-01

申请号：CN201810811829.8

申请日：2018-07-23

申请人： 株式会社索思未来

发明人： 艾伯特·胡贝特·多尔纳 ,  马丁·瓦勒

IPC分类号： G01R25/00 ,  H03L7/091

CPC分类号： G01R25/08 ,  G01R25/00 ,  H03K5/14 ,  H03K5/26 ,  H03K2005/00078 ,  H03L7/08 ,  H03L7/085 ,  H03L7/22 ,  G01R25/005 ,  H03L7/091

摘要： 本公开内容涉及基于具有期望的时钟频率F1的第一时钟信号和具有期望的时钟频率F2的第二时钟信号可操作的相位测量电路系统，该电路系统包括：延迟线，其被配置成接收第一时钟信号，延迟线包括多个延迟单元，每个延迟单元被配置成引起传播延迟，并且所述多个延迟单元沿着延迟线的长度串联连接并且限定其间的一系列位置，第一时钟信号的信号边沿通过所述一系列位置随时间传播；边沿检测器，其被配置成基于第二时钟信号在相继的采样时间处对延迟线进行采样，并且记录在每个采样时间处的沿着延迟线的第一时钟信号的给定信号边沿的位置；以及相位角确定器，其被配置成基于相继记录的所述位置来确定每个延迟单元的相位角。

公开(公告)号：CN105027444B

公开(公告)日：2018-12-11

申请号：CN201480008926.3

申请日：2014-02-25

申请人： 英特尔公司

发明人： C·黄 ,  V·K·博杜 ,  S·卢苏 ,  N·B·彼德森

IPC分类号： H03K19/0175 ,  H03L7/07

CPC分类号： H03L7/07 ,  G06F1/06 ,  G06F1/10 ,  G06F3/167 ,  H03L7/08 ,  H03L7/0891 ,  H03L2207/06

摘要： 具有第一时钟比的第一锁相环(PLL)电路被耦合以接收输入差分时钟信号并生成第一参考时钟信号。具有第二时钟比的第二PLL电路被耦合以接收输入差分时钟信号并生成第二参考时钟信号。第一组时钟信号输出缓冲器被耦合以接收第一参考时钟信号并提供对应的第一差分参考时钟信号。第二组时钟信号输出缓冲器被耦合以接收第二参考时钟信号并提供第二差分参考时钟信号。第一和第二PLL电路、和第一和第二组输出缓冲器驻留在集成电路封装中，该集成电路封装具有管芯以接收至少第一差分参考时钟信号。

公开(公告)号：CN104521176B

公开(公告)日：2018-07-24

申请号：CN201280070896.X

申请日：2012-02-28

申请人： 英特尔公司

发明人： T·赫瓦维塔纳 ,  B·阿拉姆贝波拉

IPC分类号： H04L7/04 ,  H03L7/08

CPC分类号： H04L7/0331 ,  H03L7/08 ,  H03L7/0807 ,  H03L7/093 ,  H04L7/04 ,  H04L27/2271

摘要： 装置、系统和方法旨在考虑到占优势的操作条件来保持最佳载波跟踪性能。这些配置采用配置成生成估计的相位误差值的锁相回路，配置成基于估计的相位误差值计算相位噪声方差的方差模块，以及基于检测的较低相位噪声方差计算回路带宽值、按照计算的回路带宽值生成修正的回路滤波器值并且用修正的回路滤波器值更新锁相回路的回路控制带宽模块。在后续迭代期间，沿着特定方向增量地调整修正的回路滤波器值，直到相位噪声方差增加到某个点，在该点处按照相反的方向增量地调整修正的回路滤波器值以收敛到最佳回路带宽值。

公开(公告)号：CN108011632A

公开(公告)日：2018-05-08

申请号：CN201710956782.X

申请日：2017-10-13

申请人： 恩智浦美国有限公司

发明人： 迪迪埃·萨莱 ,  奥利弗·文森特·多阿尔 ,  比拉玛·贡巴拉 ,  克里斯蒂安·帕瓦奥·莫雷拉

IPC分类号： H03L7/18 ,  H03L7/099

CPC分类号： H03G3/002 ,  G01S13/34 ,  G01S13/343 ,  H03C3/0908 ,  H03L7/08 ,  H03L7/091 ,  H03L7/093 ,  H03L7/0992 ,  H03L7/1075 ,  H03L7/16 ,  H03L2207/50 ,  H03L7/18

摘要： 本文描述了一种数字合成器，所述数字合成器包括：斜坡产生器，其被配置成产生描述所要调频连续波的频率控制字FCW的信号；数控振荡器DCO，其被配置成接收所述FCW信号；反馈回路；及相位比较器，其耦合到所述斜坡产生器且被配置成比较从所述斜坡产生器输出的所述FCW的相位与经由所述反馈回路从所述DCO反馈的信号以及输出N位振荡器控制信号。所述数字合成器包括增益电路，所述增益电路耦合到位于所述斜坡产生器与所述DCO之间的乘法器，并且被配置成：将来自多个可选增益的至少一个增益应用于所述N位振荡器控制信号，所述至少一个增益设置所述数字合成器的可选回路增益并由此设置可选回路带宽；及计算及应用依赖于所述选定增益的增益偏移，所述增益偏移在所述选定增益改变时进行调适。

公开(公告)号：CN107231150A

公开(公告)日：2017-10-03

申请号：CN201710148735.2

申请日：2017-03-14

申请人： 株式会社巨晶片

发明人： 安达信吾

IPC分类号： H03L7/08

CPC分类号： H03K5/1565 ,  H03L7/08

摘要： 本发明提供的时钟校正装置并行或并列地进行输入时钟的偏斜调整和占空比校正。该时钟校正装置具备：校正电路，其通过模拟控制来进行输入时钟的偏斜调整，并且接收占空比控制信号，通过数字控制来进行所述输入时钟的占空比校正，所述模拟控制使用基于输出时钟与参考时钟之间的相位差的偏斜调整信号；偏斜检测电路，其接收所述输出时钟和所述参考时钟，并在仅所述参考时钟处于预定的状态时，输出成为所述预定的状态的检测信号；积分电路，其对所述检测信号进行积分而生成第一电压信号；以及比较器，其通过对所述第一电压信号和第一参考信号进行比较来生成所述偏斜调整信号。

公开(公告)号：CN104620532B

公开(公告)日：2017-06-16

申请号：CN201380047767.3

申请日：2013-08-06

申请人： 哉英电子股份有限公司

发明人： 浅田邦博 ,  饭塚哲也 ,  三浦贤 ,  石曾根洋平 ,  村上芳道 ,  久保俊一 ,  山本周平

IPC分类号： H04L7/02

CPC分类号： H04L7/0037 ,  G06F1/04 ,  H03K5/01 ,  H03K2005/00013 ,  H03K2005/00286 ,  H03L7/08 ,  H04L7/0337 ,  H04L7/041

摘要： 时钟数据恢复装置(1)根据输入信号(Data In)生成恢复时钟(Recovered Clock)和恢复数据(Recovered Data)，其具有信号选择部(10)、相位延迟部(20)、时间测定部(30)、相位选择部(40)、边缘检测部(50)、极性检测部(60)、逻辑反转部(70)和数据输出部(80)。信号选择部(10)、相位延迟部(20)、时间测定部(30)和相位选择部(40)构成时钟生成装置(1A)。相位延迟部(20)具有纵续连接的多个延迟元件(211～21P)。相位选择部(40)选择从延迟元件211～21P中的位于对应于单位间隔时间的位置处的延迟元件输出的信号，并将其作为反馈时钟(Feedback Clock)进行输出。