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公开(公告)号：CN1402359A
公开(公告)日：2003-03-12
申请号：CN02132180.9
申请日：2002-08-28
Applicant: 三菱电机株式会社
IPC: H01L29/78
CPC classification number: H01L29/78648 , H01L27/1203 , H01L29/78615 , Y10S257/901
Abstract: 本发明提供了一种可抑制总辐射剂量效应发生的半导体装置。该装置的电压施加部分32连接在硅基片1上。半导体装置在受到放射线照射时，在BOX层2内靠近与硅层3的界面处有大量的空穴蓄积。空穴的蓄积量当然会随着时间的经过而增加，但电压施加部分32可在硅基片1上施加随经过时间下降的负电压，用以消除因所蓄积的空穴产生的正电场。电压施加部分32中设有：检测经过时间的计时器30，以及连接于基片1的、基于计时器30的检测结果(时间T)产生与经过时间成比例地下降的负电压V1的电压发生部分31。
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公开(公告)号：CN1832178A
公开(公告)日：2006-09-13
申请号：CN200610009573.6
申请日：2001-02-13
Applicant: 三菱电机株式会社
CPC classification number: H01L21/76264 , H01L21/3143 , H01L21/3185 , H01L21/76283 , H01L21/84
Abstract: 本发明的目的在于得到一种在具备PT I结构的隔离绝缘膜的半导体装置中抑制衬底浮游效应、隔离特性和耐压提高了的半导体装置及其制造方法。其解决方法是在覆盖形成于半导体层的表面上的元件的上表面的层间绝缘膜之间形成氮化硅膜。
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公开(公告)号：CN1118868C
公开(公告)日：2003-08-20
申请号：CN98105764.0
申请日：1998-03-23
Applicant: 三菱电机株式会社
IPC: H01L21/76
CPC classification number: H01L21/765
Abstract: 以提供解决了由场屏蔽(FS)绝缘层引起的器件的工作特性和可靠性降低的半导体器件作为第1目的，以提供防止了起因于制造过程而发生的栅氧化膜的破损的半导体器件作为第2目的，以提供防止了起因于FS电极的材料质量而发生的与栅电极的短路的半导体器件作为第3目的。通过在FS电极(5)的上表面上形成FS上部氮化膜(15)，在制造工序中，即使在局部几乎除去FS上部氧化膜(41)的情况下，也可防止FS电极(5)的上表面露出。
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公开(公告)号：CN1402353A
公开(公告)日：2003-03-12
申请号：CN02129740.1
申请日：2002-08-09
Applicant: 三菱电机株式会社
CPC classification number: G11C11/4125 , H01L27/1104 , Y10S257/903
Abstract: 本发明的课题是得到一种耐软错误性高的半导体存储器。该半导体存储器备有SRAM存储单元。NMOS晶体管Q1、Q4是驱动用晶体管，NMOS晶体管Q3、Q6是传输用晶体管，PMOS晶体管Q2、Q5是负载晶体管。NMOS晶体管Q7是为了附加电阻用的晶体管。NMOS晶体管Q7的栅极被连接在电源1上。并且，NMOS晶体管Q7的源、漏极中的一方被连接在存储节点ND1上，另一方被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。NMOS晶体管Q7的源－漏间的电阻可以通过栅长度和栅宽度及源、漏的杂质浓度等进行调整，例如是数10kΩ程度。
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公开(公告)号：CN1204146A
公开(公告)日：1999-01-06
申请号：CN98105764.0
申请日：1998-03-23
Applicant: 三菱电机株式会社
IPC: H01L21/76
CPC classification number: H01L21/765
Abstract: 以提供解决了由FS绝缘层引起的器件的工作特性和可靠性降低的半导体器件作为第1目的,以提供防止了起因于制造过程而发生的栅氧化膜的破损的半导体器件作为第2目的,以提供防止了起因于FS电极的材料质量而发生的与栅电极的短路的半导体器件作为第3目的。通过在FS电极5的上表面上形成FS上部氮化膜15,在制造工序中,即使在局部几乎除去FS上部氧化膜41的情况下,也可防止FS电极5的上表面露出。
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Patent Agency Ranking
公开(公告)号：CN1213843A
公开(公告)日：1999-04-14
申请号：CN98115981.8
申请日：1998-07-15
Applicant: 三菱电机株式会社
IPC: H01L21/02
CPC classification number: H01L27/1203 , H01L21/84
Abstract: 本发明提供防止了来自衬底边缘部的尘粒的半导体衬底的处理方法和半导体衬底。对SOI衬底10的边缘部和下主面进行氧化形成氧化膜13。在该氧化工序中将在SOI衬底10的边缘部和下主面上露出的氧化膜11作为下敷氧化膜来使用,与LOCOS(硅的局部氧化)氧化同样地进行。因而,在SOI衬底10的边缘部和下主面上氧化膜13的厚度比氧化膜11厚。
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公开(公告)号：CN1252830C
公开(公告)日：2006-04-19
申请号：CN01103459.9
申请日：2001-02-13
Applicant: 三菱电机株式会社
CPC classification number: H01L21/76264 , H01L21/3143 , H01L21/3185 , H01L21/76283 , H01L21/84
Abstract: 本发明的目的在于得到一种在具备PTI结构的隔离绝缘膜的半导体装置中抑制衬底浮游效应、隔离特性和耐压提高了的半导体装置及其制造方法。其解决方法是在覆盖形成于半导体层的表面上的元件的上表面的层间绝缘膜之间形成氮化硅膜。
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公开(公告)号：CN1187835C
公开(公告)日：2005-02-02
申请号：CN02129740.1
申请日：2002-08-09
Applicant: 三菱电机株式会社
CPC classification number: G11C11/4125 , H01L27/1104 , Y10S257/903
Abstract: 本发明的课题是得到一种耐软错误性高的半导体存储器。该半导体存储器备有SRAM存储单元。NMOS晶体管Q1、Q4是驱动用晶体管，NMOS晶体管Q3、Q6是传输用晶体管，PMOS晶体管Q2、Q5是负载晶体管。NMOS晶体管Q7是为了附加电阻用的晶体管。NMOS晶体管Q7的栅极被连接在电源1上。并且，NMOS晶体管Q7的源、漏极中的一方被连接在存储节点ND1上，另一方被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。NMOS晶体管Q7的源-漏间的电阻可以通过栅长度和栅宽度及源、漏的杂质浓度等进行调整，例如是数10kΩ程度。
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公开(公告)号：CN1153257C
公开(公告)日：2004-06-09
申请号：CN98119254.8
申请日：1998-09-14
Applicant: 三菱电机株式会社
IPC: H01L21/00 , H01L21/265 , H01L27/12
CPC classification number: H01L21/7624 , H01L21/3105 , H01L21/31155
Abstract: 一种半导体衬底的处理方法和半导体衬底，提供了防止从衬底边缘部产生颗粒。通过在SOI衬底10的边缘部处相对于SOI衬底10的直径方向注入硅离子，SOI衬底10的边缘部的埋入氧化膜2成为富硅的状态，作成在边缘部处埋入氧化膜2实际上已消失的SOI衬底100。
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公开(公告)号：CN1115716C
公开(公告)日：2003-07-23
申请号：CN98115981.8
申请日：1998-07-15
Applicant: 三菱电机株式会社
IPC: H01L21/20
CPC classification number: H01L27/1203 , H01L21/84
Abstract: 本发明提供防止了来自衬底边缘区的尘粒的半导体衬底的处理方法和半导体衬底。对SOI衬底(10)的边缘区和下主面进行氧化形成氧化膜(13)。在该氧化步骤中将在SOI衬底(10)的边缘区和下主面上露出的氧化膜(11)作为下敷氧化膜来使用，与LOCOS(硅的局部氧化)氧化同样地进行。因而，在SOI衬底(10)的边缘区和下主面上氧化膜(13)的厚度比氧化膜(11)厚。
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