公开(公告)号：CN102800674A

公开(公告)日：2012-11-28

申请号：CN201210167100.4

申请日：2012-05-23

申请人： 瑞萨电子株式会社

发明人： 坪井信生

IPC分类号： H01L27/11 ,  H01L23/528 ,  H01L21/8244 ,  H01L21/768

CPC分类号： H01L27/1104 ,  H01L21/76808 ,  H01L23/4827 ,  H01L23/50 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1116 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

摘要： 本发明提供了一种半导体器件，其中，在SRAM存储器单元中，恰当地形成布线并且适当地制作电耦合。在该半导体器件的SRAM存储器单元中，待电耦合至作为字线的第三布线的过孔直接耦合至电耦合至存取晶体管的栅极布线部分的接触插塞。此外，待电耦合至作为字线的第三布线的另一个过孔直接耦合至电耦合至另一存取晶体管的栅极布线部分的接触插塞。

公开(公告)号：CN101399270B

公开(公告)日：2011-01-19

申请号：CN200810161466.4

申请日：2008-09-27

申请人： 东部高科股份有限公司

发明人： 洪志镐

IPC分类号： H01L27/105 ,  H01L27/115

CPC分类号： H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  Y10S257/903

摘要： 一种半导体存储器件，包括：第一有源区，其形成有横向延伸的第一部分和从第一部分的中心区域垂直向上延伸的第二部分；与第一有源区间隔开形成的第二有源区，第二有源区具有横向延伸的第三部分、在第三部分的远端部分处垂直向下延伸的第四和第五部分、以及在第三部分的中心部分垂直向下延伸的第六部分；形成为垂直延伸并且覆盖第一有源区的第一部分和第二有源区的第三部分的第一栅极；形成为垂直延伸并且覆盖第一有源区的第一部分和第二有源区的第三部分的第二栅极；形成为在垂直于第一和第二栅极的方向上延伸并且覆盖第二有源区的第四与第五部分的第三栅极；和与栅极间隔开预定距离的多个接触。

公开(公告)号：CN100573877C

公开(公告)日：2009-12-23

申请号：CN200610170188.X

申请日：2006-12-25

申请人： 东部电子股份有限公司

发明人： 朴盛羲

IPC分类号： H01L27/11 ,  H01L21/8244

CPC分类号： H01L27/1108 ,  H01L27/11 ,  Y10S257/903

摘要： 本发明公开了一种静态随机存储器(SRAM)，其包括：由金属氧化物半导体(MOS)晶体管构成的第一存取晶体管和第二存取晶体管；由金属氧化物半导体(MOS)晶体管构成的第一驱动晶体管和第二驱动晶体管；以及用作上拉器件使用的第一p-沟道薄膜晶体管(TFT)和第二p-沟道薄膜晶体管。该SRAM包括：地电位层，其设置作为该第一驱动晶体管和该第二驱动晶体管的共用源极，并且通过将掺杂剂注入半导体衬底而形成；电源电位层，其与第一p-沟道TFT和第二p-沟道TFT的源极连接；以及绝缘层，其形成在该衬底上并置于该地电位层和该电源电位层之间。

公开(公告)号：CN100552817C

公开(公告)日：2009-10-21

申请号：CN200710104461.3

申请日：2007-04-23

申请人： 国际商业机器公司

发明人： S·V·科索诺基 ,  A·巴夫纳加尔瓦拉 ,  K·P·罗德贝尔 ,  S·普鲁肖特哈曼

IPC分类号： G11C11/412 ,  G11C11/417

CPC分类号： G11C11/4125 ,  Y10S257/903

摘要： 一种存储器单元包括字线、具有第一输入端和第一输出端的第一数字反相器，具有第二输入端和第二输出端的第二数字反相器。此外，所述存储器单元进一步包括第一反馈连接，所述第一反馈连接将所述第一输出端连接到所述第二输入端、以及第二反馈连接，所述第二反馈连接将所述第二输出端连接到所述第一输入端。所述第一反馈连接含有第一电阻元件，而所述第二反馈连接含有第二电阻元件。此外，每个数字反相器具有一个相关的电容。所述存储器单元的配置使得读所述存储器单元包括施加读电压脉冲到所述字线。此外，所述第一和第二电阻元件的配置使得所述第一和第二反馈连接具有比所施加的读电压脉冲更长的电阻-电容引致的延迟。

公开(公告)号：CN100524764C

公开(公告)日：2009-08-05

申请号：CN200510055108.1

申请日：2005-03-17

申请人： 三洋电机株式会社

发明人： 山田光一

IPC分类号： H01L27/10 ,  H01L21/8239

CPC分类号： H01L27/11253 ,  G11C11/15 ,  G11C17/06 ,  H01L27/105 ,  H01L27/112 ,  H01L27/11213 ,  H01L27/11293 ,  H01L27/224 ,  Y10S257/903 ,  Y10S257/905 ,  Y10S257/909 ,  Y10S257/91

摘要： 本发明提供一种可减小存储器单元尺寸的存储器。该存储器具备第一导电类型的第一杂质区域，形成于半导体基板的主表面的存储器单元阵列区域中，用作包含于存储器单元中的二极管的一个电极；和多个第二导电类型的第二杂质区域，隔着规定间隔，形成于第一杂质区域的表面，用作二极管的另一电极。

公开(公告)号：CN100423267C

公开(公告)日：2008-10-01

申请号：CN200410074878.6

申请日：2004-08-30

申请人： 株式会社瑞萨科技

发明人： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC分类号： H01L27/10 ,  H01L21/8244 ,  H01L21/84 ,  H01L29/786

CPC分类号： H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1203 ,  Y10S257/903 ,  Y10S257/904

摘要： 本发明涉及一种半导体存储器件及其制造方法，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN101174630A

公开(公告)日：2008-05-07

申请号：CN200710184871.3

申请日：2007-10-30

申请人： 恩益禧电子股份有限公司

发明人： 永田贵美 ,  后田胜

IPC分类号： H01L27/105 ,  H01L23/522

CPC分类号： H01L27/105 ,  H01L27/0207 ,  H01L27/10897 ,  H01L27/11 ,  H01L27/1116 ,  Y10S257/903

摘要： 提出了一种混合安装了DRAM和SRAM的半导体器件。DRAM和SRAM具有堆叠型结构，其中在电容元件下形成位线。在形成DRAM的电容下电极的层中或所述层下、以及在形成位线的层中或所述层上形成SRAM的交叉耦合连接。例如，在与电容接触部相同的层中形成SRAM的交叉耦合连接。

公开(公告)号：CN100382319C

公开(公告)日：2008-04-16

申请号：CN200410011720.4

申请日：2004-09-24

申请人： 株式会社东芝

发明人： 松泽一也 ,  内田建 ,  中内孝浩

IPC分类号： H01L27/11

CPC分类号： H01L27/11 ,  H01L27/1104 ,  H01L27/1463 ,  Y10S257/903

摘要： 提供一种静态随机存取存储器，软错误的宽容性好。它包括：第一互补型场效应晶体管，其具备：具有和半导体衬底构成肖特基结的漏区的第一电子传导型场效应晶体管；与第一电子传导型场效应晶体管共有漏区，具有与第一电子传导型场效应晶体管共用的栅极的第一空穴传导型场效应晶体管；第二互补型场效应晶体管，其具备：具有和半导体衬底构成肖特基结的第二漏区的第二电子传导型场效应晶体管；以及与第二电子传导型场效应晶体管共有漏区，具有与第一电子传导型场效应晶体管共用的栅极的第二空穴传导型场效应晶体管，第一及第二互补型场效应晶体管的共用栅极连接在相对的互补型场效应晶体管的共有漏区上。

公开(公告)号：CN1324676C

公开(公告)日：2007-07-04

申请号：CN03800505.0

申请日：2003-08-21

申请人： 英特尔公司

发明人： 马克·博尔

IPC分类号： H01L21/768

CPC分类号： H01L21/76816 ,  Y10S257/903

摘要： 本发明描述了涉及使用分开的掩模在有源区上形成多晶硅栅极接触孔以提供对电介质去除的足够控制，来产生至少深至栅极层但未深至结层的接触孔的方法、装置和系统。实施例包括通过定时接触刻蚀、通过两层电介质、通过加入电介质刻蚀停止层以及通过部分地将栅极层上的电介质或刻蚀停止层平面化来实现的自对准多晶硅接触。从而，即使失准，栅极接触孔的深度也足以到达有源区栅极，但不足以到达结区。结果，通过使用分开的掩模以及通过选择刻蚀到有源栅极的一段时间，可以在IC、半导体、MOS存储器单元、SRAM、闪存和其它各种存储器单元的制造期间形成栅极接触孔。

公开(公告)号：CN1689162A

公开(公告)日：2005-10-26

申请号：CN03821241.2

申请日：2003-08-21

申请人： 因芬尼昂技术股份公司

发明人： F·霍夫曼恩 ,  E·兰德格拉夫 ,  R·J·鲁肯 ,  W·雷斯纳 ,  M·斯佩奇特

IPC分类号： H01L27/115 ,  H01L21/8247 ,  H01L21/8246

CPC分类号： H01L21/28273 ,  G11C16/0466 ,  H01L21/28282 ,  H01L21/845 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/7881 ,  H01L29/792 ,  Y10S257/903 ,  Y10S257/904 ,  Y10S257/905

摘要： 本发明是关于一种具有多个单元的半导体存储器，其中各该存储单元包含了：一第一传导性掺杂接触区域(S/D)、一第二传导性掺杂接触区域(S/D)与排列在后者间的一信道区域，该等区域是形成于由半导体材料所制成的一网状肋形物中(FIN)且于该肋形物(FIN)的纵向方向上先后依序排列；一存储层(18)，其于该肋形物的该上侧边(10)上与一绝缘层(20)间隔排列；以及至少一栅极电极(WL1)，其藉由一第二绝缘层(22)而自该一肋形物侧面隔开，并藉由一第三绝缘层(29)而自该存储层(18)隔开，其中该栅极电极(WL1)与该信道区域电性绝缘且用于控制其电传导性。