公开(公告)号：CN113053804B

公开(公告)日：2023-02-21

申请号：CN202110261450.6

申请日：2021-03-10

申请人： 中国科学院微电子研究所

发明人： 刘战峰 ,  殷华湘 ,  刘卫兵 ,  毛淑娟 ,  罗彦娜

IPC分类号： H01L21/768

摘要： 本发明涉及一种钨复合膜层及其生长方法、单片3DIC，属于半导体制造技术领域，解决了现有方法生长的钨应力大，导致单晶硅层起皱的问题。钨复合膜层位于半导体衬底上，包括靠近半导体衬底侧的第一膜层和远离半导体衬底侧的第二膜层；第一膜层和第二膜层的应力方向相反；第一膜层的应力为压应力，第二膜层的应力为张应力；第一膜层包括多个膜层。钨复合膜层的生长方法，包括：在半导体衬底上生长第一膜层；在第一膜层上生长与第一膜层的应力方向相反的第二膜层本发明实现了钨复合膜层的低应力化。

公开(公告)号：CN113206090A

公开(公告)日：2021-08-03

申请号：CN202110300887.6

申请日：2021-03-22

申请人： 中国科学院微电子研究所

发明人： 罗彦娜 ,  殷华湘 ,  吴振华 ,  张青竹 ,  曹磊

IPC分类号： H01L27/092 ,  H01L21/8238

摘要： 本发明涉及一种CFET结构、其制备方法以及应用其的半导体器件，具体为提供基底，在基底上形成基础鳍片结构，在所示基础鳍片上形成第一堆栈部和第二堆栈部，第二堆栈部竖直地堆栈在所述第一堆栈部上；所述第一堆栈部具有至少一个I型沟道结构；所述第二堆栈部具有至少一个II型沟道结构；所述第一堆栈部中I型沟道结构的晶面方向垂直于第二堆栈部中II型沟道结构的晶面方向。形成第一环绕式栅极结构，其设置在所述I型沟道结构周围；形成第二环绕式栅极结构，其设置在所述II型沟道结构周围。与现有技术相比，本发明有益的技术效果为：本发明利用侧墙掩蔽与选择性分步刻蚀结合的方法，实现Vertical Nano‑sheet与Horizontal Nano‑sheet的垂直集成，达到同时优化NMOS与PMOS沟道晶向的目的，实现在单一晶圆上NMOS与PMOS的性能同时优化。

公开(公告)号：CN112687626B

公开(公告)日：2023-01-03

申请号：CN202011547623.2

申请日：2020-12-24

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  罗彦娜 ,  张青竹 ,  吴振华

IPC分类号： H01L21/8238 ,  H01L27/092

摘要： 本发明涉及一种制备CFET器件的方法及CFET器件，包括：第一环绕式栅极结构和第二环绕式栅极结构的形成具体为：假栅去除后，形成界面层和高K介电层；沉积第一阻挡层和I型金属栅功函数层；填充隔离介质；对隔离介质选择性刻蚀，暴露出第一或第二堆栈部区域；将暴露出的堆栈部的I型金属功函数层选择性腐蚀去掉；将剩余的隔离介质去掉；沉积II型金属功函数层；沉积第二阻挡层和导电金属层。本发明提供的CFET的制备方法可以得到上下不同沟道类型区的不同环绕式金属栅层，形成相对应的功函数层，实现CFET器件中不同分层沟道的阈值的分别灵活。

公开(公告)号：CN112687626A

公开(公告)日：2021-04-20

申请号：CN202011547623.2

申请日：2020-12-24

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  罗彦娜 ,  张青竹 ,  吴振华

IPC分类号： H01L21/8238 ,  H01L27/092

摘要： 本发明涉及一种制备CFET器件的方法及CFET器件，包括：第一环绕式栅极结构和第二环绕式栅极结构的形成具体为：假栅去除后，形成界面层和高K介电层；沉积第一阻挡层和I型金属栅功函数层；填充隔离介质；对隔离介质选择性刻蚀，暴露出第一或第二堆栈部区域；将暴露出的堆栈部的I型金属功函数层选择性腐蚀去掉；将剩余的隔离介质去掉；沉积II型金属功函数层；沉积第二阻挡层和导电金属层。本发明提供的CFET的制备方法可以得到上下不同沟道类型区的不同环绕式金属栅层，形成相对应的功函数层，实现CFET器件中不同分层沟道的阈值的分别灵活。

公开(公告)号：CN112635461B

公开(公告)日：2024-04-16

申请号：CN202011422737.4

申请日：2020-12-08

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  颜刚平 ,  许高博 ,  罗彦娜

IPC分类号： H10B10/00 ,  H10B41/35 ,  H10B41/41 ,  H10B41/27 ,  H10B41/43

摘要： 本发明公开了一种三维存算电路结构及其制备方法，包括：制备第一半导体结构，作为逻辑层；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底层上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为SRAM层；在第二绝缘层上制造若干薄膜场效应晶体管，形成第三半导体结构，作为非易失存储层；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连。本发明提供的制备方法通过异质半导体材料沉积与场效应晶体管制备，减少单晶半导体的使用次数及工艺成本，提高制造的成品率。

公开(公告)号：CN116913921A

公开(公告)日：2023-10-20

申请号：CN202310318432.6

申请日：2023-03-28

申请人： 中国科学院微电子研究所

发明人： 罗彦娜 ,  殷华湘 ,  许高博 ,  颜刚平

IPC分类号： H01L27/092 ,  H01L21/8258

摘要： 本发明涉及一种共栅三维集成的CFET器件结构及其制备方法。共栅三维集成的CFET器件结构，其包括第一层晶体管单元和设置于第一层晶体管单元上表面的第二层晶体管单元；第一层晶体管单元包括：半导体衬底，半导体衬底表面左右两侧分别设置的第一源区和第一漏区，第一源区和第一漏区之间由第一沟道隔离开，第一沟道上表面依次堆叠设置的第一栅氧层和栅极层；第二层晶体管单元包括：第二栅氧层，设置于第二栅氧层上表面的第二沟道，第二沟道上表面左右两侧分别设置的第二源区和第二漏区；其中，第二层晶体管单元中第二栅氧层位于第一层晶体管单元中栅极层的上表面，第二沟道包括IGZO层。本发明解决现有CFET互连难度大的技术问题。

公开(公告)号：CN113327896A

公开(公告)日：2021-08-31

申请号：CN202110469308.0

申请日：2021-04-28

申请人： 中国科学院微电子研究所

发明人： 刘战峰 ,  殷华湘 ,  张亚东 ,  罗彦娜 ,  毛淑娟 ,  谢玲 ,  张青竹 ,  刘金彪

IPC分类号： H01L21/8238

摘要： 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于通过扩散的方式形成源/漏区，并且半导体器件所包括的源/漏区采用肖特基结构，以提高半导体器件的工作性能。所述半导体器件的制造方法包括：在衬底上形成沿第一方向延伸的鳍状结构。鳍状结构具有源/漏区形成区和沟道区。形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层。对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理，以在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。去除扩散掺杂层，并形成至少覆盖在源/漏区上的金属层。对形成有鳍状结构和金属层的衬底进行第二退火处理，以至少使得源/漏区形成肖特基源/漏区。

公开(公告)号：CN112635472A

公开(公告)日：2021-04-09

申请号：CN202011422740.6

申请日：2020-12-08

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  刘战峰 ,  罗彦娜 ,  毛淑娟

IPC分类号： H01L27/11521 ,  H01L27/11526 ,  H01L27/11531 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11578

摘要： 本发明公开了一种三维存算电路结构及其制备方法，包括：制备第一半导体结构，作为第一逻辑层；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底层上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为存储层；重复上述制备第二半导体结构的操作，形成第三半导体结构，作为第二逻辑层；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连；其中，存储层完成存储功能，第二逻辑层完成逻辑计算功能。本发明可以实现高精度、高效能3D存算单元电路集成，大幅提升内部带宽，提升存算效率和性能。

公开(公告)号：CN111146141A

公开(公告)日：2020-05-12

申请号：CN201911278691.0

申请日：2019-12-13

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  林翔 ,  罗彦娜 ,  刘占峰

IPC分类号： H01L21/762 ,  H01L21/02

摘要： 本发明公开了一种片上单晶材料的制备方法，包括以下步骤：提供半导体衬底，其具有第一键合互连面；于第一键合互连面，对半导体衬底进行热氧化处理，在半导体衬底上形成热氧化层；提供芯片；其中，芯片具有第二键合互连面；对半导体衬底的热氧化层与芯片的第二键合互连面进行低温键合处理；对半导体衬底的另一面进行减薄处理，以在芯片上保留预设厚度的半导体衬底。本发明提供的片上单晶材料的制备方法，在进行键合互连前，于第一键合互连面，对后续与芯片进行键合的半导体衬底进行热氧化处理，在半导体衬底的上表面形成热氧化层，这样在后续进行热氧化层与芯片的第二键合互连面进行低温键合处理时，可以大幅度的提升氢键成键比例、提升键合强度。

公开(公告)号：CN111128695A

公开(公告)日：2020-05-08

申请号：CN201911278684.0

申请日：2019-12-13

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  林翔 ,  罗彦娜 ,  刘占峰

IPC分类号： H01L21/18 ,  H01L21/02 ,  H01L21/306

摘要： 本发明公开了一种片上单晶半导体材料的制备方法，包括以下步骤：提供单晶半导体材料；其中，单晶半导体材料具有掺杂注入面；于掺杂注入面，对单晶半导体材料进行掺杂注入处理，以在单晶半导体材料的预设深度处形成掺杂层；对已形成的结构进行退火处理；提供芯片；其中，芯片具有键合互连面；对单晶半导体材料的掺杂注入面与芯片的键合互连面进行低温键合处理；对与掺杂注入面相对的单晶半导体材料的另一面进行减薄处理，直至去除掺杂层。由于本制备方法采用其内具有掺杂层的单晶半导体材料实现片上材料的制备，降低了制备成本和难度，并且，在对单晶半导体材料和芯片进行相关处理时，无须采用高温处理工艺，不会对芯片造成影响。