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公开(公告)号：CN116666354A
公开(公告)日：2023-08-29
申请号：CN202210146264.2
申请日：2022-02-17
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： H01L23/528 , H01L21/768
摘要： 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，通过在基底所包括的隔离结构内开设沟槽图形，以消除基底翘曲，从而防止电路结构的形状变形，使得半导体器件具有稳定的工作性能。所述半导体器件包括基底。基底包括隔离结构以及至少两个电路结构。隔离结构覆盖在至少两个电路结构上。隔离结构内开设有沟槽图形。至少两个电路结构位于沟槽图形围成的区域内。沟槽图形用于消除基底翘曲。所述半导体器件的制造方法用于制造上述技术方案提供的半导体器件。
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公开(公告)号：CN115747764A
公开(公告)日：2023-03-07
申请号：CN202111029417.7
申请日：2021-09-02
申请人： 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC分类号： C23C16/455 , C23C16/52
摘要： 本发明公开一种原子层沉积设备、方法以及半导体制造系统，涉及半导体器件技术领域，以提供一种可以在对晶圆进行膜层沉积时，使晶圆表面各个区域的膜层厚度相同的原子层沉积设备。该原子层沉积设备，包括处理腔室、喷嘴组件、厚度检测器以及与喷嘴组件和膜层厚度检测器通信的处理器。喷嘴组件位于处理腔室内，与沉积气体源连通，且喷嘴组件与处理腔室内的晶圆相对设置。厚度检测器用于检测晶圆不同区域沉积的膜层厚度，并将晶圆不同区域沉积的膜层厚度发送给控制器。控制器用于根据晶圆不同区域沉积的膜层厚度，控制喷嘴组件向晶圆的不同区域提供不同流量的沉积气体。
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公开(公告)号：CN118943009A
公开(公告)日：2024-11-12
申请号：CN202411043105.5
申请日：2024-07-31
申请人： 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC分类号： H01L21/225 , H01L21/56 , H01L29/167 , H01L23/29 , H01L23/31 , H01L29/06
摘要： 本发明涉及半导体制备技术领域，尤其是涉及一种三维结构保形性硼掺杂方法及其应用，去除硅基三维衬底表面氧化层；在硅基三维衬底表面形成第一叠层薄膜；在第一叠层薄膜远离硅基三维衬底一侧的表面形成第二叠层薄膜；在第二叠层薄膜远离第一叠层薄膜一侧的表面沉积氧化铝钝化层；利用激光或快速退火将含氧化硼的硼杂质穿过辅助层推进到硅基三维衬底中，以对硅基三维衬底进行硼掺杂；其中，第一叠层薄膜为依次交错设置的氧化硅层和氧化硼层；第二叠层薄膜为依次交错设置的氧化铝层和氧化硼层。本发明不仅解决了等离子体增强ALD在三维结构沉积上存在阴影效应不能实现保形沉积的问题，而且消除了等离子体对器件的损伤等问题。
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公开(公告)号：CN118782471A
公开(公告)日：2024-10-15
申请号：CN202410860178.7
申请日：2024-06-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/78 , H01L29/167 , H01L29/15 , B82Y10/00 , B82Y30/00 , B82Y40/00
摘要： 本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，本发明通过第二侧墙介质覆盖整个表面并充满内嵌的凹槽，形成第二侧墙，进而在第二侧墙的表面沉积内侧墙牺牲层，并刻蚀掉部分内侧墙牺牲层，使其与第二侧墙介质齐平，进而对第二侧墙进行各向同性刻蚀，刻蚀停止在内侧墙牺牲层的深度处，最后去除内侧墙牺牲层，即可在牺牲层的两侧形成内侧墙。该内侧墙的制备方法可有效减小内侧墙的厚度，并精确控制内侧墙的厚度。此外，本发明在内侧墙的凹陷处进行选择性Si外延，由此可形成连续的Si层，当SiGe牺牲层释放时，即使超薄的内侧墙局部有损伤，也不会对源/漏极的GeSi外延层造成损伤，显著提高了环栅堆叠纳米器件的可靠性。
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公开(公告)号：CN118412271A
公开(公告)日：2024-07-30
申请号：CN202311451207.6
申请日：2023-11-02
申请人： 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC分类号： H01L21/225 , H01L21/56 , H01L29/167 , H01L23/29 , H01L23/31 , H01L29/06
摘要： 本发明涉及半导体制备技术领域，尤其是涉及一种三维结构保形性硼掺杂方法及其应用，去除硅基三维衬底表面自然氧化层；在硅基三维衬底表面形成辅助层；在氧化铝辅助层上形成氧化硼薄膜；在氧化硼薄膜表面覆盖钝化层；利用激光或快速退火将含氧化硼的硼杂质穿过辅助层推进到硅基底中，以对硅基衬底进行掺杂。一方面通过筛选合适的硼源前驱体和氧化剂，解决了氧化硼存在的形核难、一定厚度后不能成膜的问题，另一方面选择氧化铝作为钝化层，可保护氧化硼薄膜不受损，进而在激光或快速退火过程中能够实现无损伤扩散掺杂。本发明不仅解决了等离子体增强ALD在三维结构沉积上存在阴影效应不能实现保形沉积的问题，而且消除了等离子体对器件的损伤等问题。
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公开(公告)号：CN118910580A
公开(公告)日：2024-11-08
申请号：CN202410986240.7
申请日：2024-07-23
申请人： 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC分类号： C23C16/06 , C23C16/02 , C23C16/455
摘要： 本发明提供了一种金属钴薄膜及其硅化物的制备方法。本发明的金属钴薄膜的制备方法，包括如下步骤：S1：对硅基三维衬底进行预处理，得到预处理硅基三维衬底；S2：将预处理硅基三维衬底置于第一反应腔体中，采用第一气体作为载气，依次脉冲第一钴前驱体和第一反应气体进行第一原子层沉积，在预处理硅基三维衬底上形成钴缓冲层；S3：将形成钴缓冲层的预处理硅基三维衬底置于第二反应腔体中，采用第二气体作为载气，依次脉冲第二钴前驱体和第二反应气体进行第二原子层沉积，在钴缓冲层上形成金属钴薄膜。本发明的金属钴薄膜及其硅化物能够良好地满足新型器件的应用需求。
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公开(公告)号：CN118782651A
公开(公告)日：2024-10-15
申请号：CN202410860182.3
申请日：2024-06-28
申请人： 中国科学院微电子研究所
摘要： 本发明涉及半导体技术领域，尤其是涉及一种半导体器件及其制备方法，该半导体器件包括：包括：衬底、纳米片沟道、金属栅和源漏极；所述纳米片沟道位于所述衬底的上方；所述金属栅环绕所述纳米片沟道；所述源漏极与所述纳米片沟道连接；所述源漏极与金属栅之间设置有具有空腔的侧墙。本发明的半导体器件通过在源漏极与栅极之间引入具有空腔的侧墙，以空气替代部分固态介电材料，大幅降低了器件的寄生电容，与现有GAA集成工艺相兼容且工艺简单。
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公开(公告)号：CN118782472A
公开(公告)日：2024-10-15
申请号：CN202410860179.1
申请日：2024-06-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/78 , H01L29/167 , H01L29/15 , B82Y10/00 , B82Y30/00 , B82Y40/00
摘要： 本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，包括以下步骤：在提供的衬底上交替生长牺牲层和沟道层，将沟道层和牺牲层刻蚀成多个周期分布的鳍片，并在相邻两个鳍片之间形成浅槽隔离区；在露出的鳍片表面形成假栅结构；在假栅结构的两侧形成侧墙；对鳍片进行源/漏刻蚀，刻蚀停止于所述衬底的表面，在侧墙两侧形成用于制备源/漏极的源/漏区；沿源/漏区的中心方向刻蚀掉所述牺牲层的边缘部分，形成内嵌的凹槽；对侧墙下方鳍片的侧壁进行选择性Si外延，并使鳍片与侧墙对齐；外延生长源/漏极。本发明简化了环栅堆叠纳米器件的整体集成流程，同时提高了源区和漏区的形成质量，提升了环栅晶体管的工作性能。
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公开(公告)号：CN115768127A
公开(公告)日：2023-03-07
申请号：CN202211292036.2
申请日：2022-10-21
申请人： 中国科学院微电子研究所
IPC分类号： H10B53/00
摘要： 本发明涉及一种用于多态存储的非易失性反铁电存储器及其制备方法。一种用于多态存储的非易失性反铁电存储器，其包括由下至上的：衬底，底电极，第一中间层，第二中间层，顶电极；其中，所述第一中间层和所述第二中间层中的一个为反铁电层，另一个为半导体层。本发明引入双向变化的内建电场，从而能从而在单个存储单元内实现2‑bit(4态)的存储能力。
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公开(公告)号：CN118782473A
公开(公告)日：2024-10-15
申请号：CN202410860180.4
申请日：2024-06-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/78 , H01L29/167 , H01L29/15 , B82Y10/00 , B82Y30/00 , B82Y40/00
摘要： 本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，包括以下步骤：在提供的衬底上交替生长牺牲层和沟道层，将沟道层和牺牲层刻蚀成多个周期分布的鳍片，并在相邻两个鳍片之间形成浅槽隔离区；在露出的鳍片表面形成假栅结构；在假栅结构的两侧形成侧墙；对鳍片进行源/漏刻蚀，刻蚀停止于所述衬底的表面，在侧墙两侧形成用于制备源/漏极的源/漏区；沿源/漏区的中心方向对鳍片进行刻蚀，使整个鳍片呈内嵌的凹槽；对侧墙下方鳍片的侧壁进行选择性Si外延；外延生长源/漏极。本发明简化了环栅堆叠纳米器件的整体集成流程，同时提高了源区和漏区的形成质量，提升了环栅晶体管的工作性能。
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