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公开(公告)号：CN113900980B
公开(公告)日：2023-08-29
申请号：CN202111012598.2
申请日：2021-08-31
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明提供一种面向高速数据传输的可编程通用接口电路，包括可编程延时单元、延时自校准单元、串并转换器、数据恢复单元、时钟生成器和时钟对齐电路，可实现时钟和数据的精确相移、数据串并转换、边沿检测、数据恢复等功能，采用4个时钟相位和2个数据采样组合的方式实现一个时钟周期内对数据的8次采样，从而选择最佳采样点。本发明可在温度和电压变化、抖动等情况下实时更新最佳采样点位置，有效减小数据抖动，提高采样质量，最高采样频率可达到1.25Gbps。
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公开(公告)号：CN115865580A
公开(公告)日：2023-03-28
申请号：CN202211321245.5
申请日：2022-10-26
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H04L25/03
摘要： 本申请涉及FPGA中高速接口均衡设计领域，具体公开了一种均衡电路，包括切片电路1、权重单元1、加法器电路1、切片电路2、权重单元2、加法器电路2；切片电路1对初始脉冲信号切片得到切片信号1，切片信号1被权重单元1赋予权重1，得到权重信号1；加法器电路1叠加初始脉冲信号和权重信号1，得到第一叠加脉冲信号；切片电路2对初始脉冲信号切片得到切片信号2，切片信号2被权重单元2赋予权重2，得到权重信号2；加法器电路2叠加第一叠加脉冲信号和权重信号2，并输出第二叠加脉冲信号。通过本申请提供的方案，最终输出的信号在波峰附近的信号幅值变化程度相对较大，解决单粒子瞬态引起的码间干扰问题。
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公开(公告)号：CN116366058A
公开(公告)日：2023-06-30
申请号：CN202210992137.4
申请日：2022-08-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种基于采样保持的电荷泵锁相环锁定检测电路，其特征在于，包括：电压电压转换电路A、电压电压转换电路B、采样保持电路SH1、采样保持电路SH2和比较器。电荷泵锁相环中环路滤波器输出的控制电压作为锁定检测电路的输入，其分别连接到电压电压转换电路A与电压电压转换电路B的输入，其中电压电压转换电路B输出端连接压控振荡器的输入；电压电压转换电路A输出端连接采样保持电路SH1与采样保持电路SH2的输入进行信号采样，相邻时间窗口下采样保持电路SH1与SH2将采样结果分别保存在输出端，SH1的输出连接比较器的正极输入，SH2的输出连接比较器的负极输入，锁定结果由比较器的输出电压确定。
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公开(公告)号：CN116366057A
公开(公告)日：2023-06-30
申请号：CN202210989374.5
申请日：2022-08-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明公开了一种基于模数转换电路的抗辐照电荷泵锁相环锁定检测电路，包括：电压电压转换电路、模数转换电路和精度可调判断电路。本发明利用两个电压电压转换电路，在保证锁相环环路正常工作的条件下，将控制电压这一敏感信号引出，进而利用模数转换电路对控制电压进行量化，通过判断电路中触发器与逻辑门电路，在相邻两个时间窗口对量化结果进行比较，判断电路锁定。锁定检测精度可调，提高了控制电压波动判别容限，避免受辐照影响锁定状态误判为非锁定状态。
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公开(公告)号：CN113472345A
公开(公告)日：2021-10-01
申请号：CN202110735947.7
申请日：2021-06-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制电路和高电平控制电路采用相同的电路结构；可配置分数分频器接收L个输入时钟CLKMP，通过配置信号控制输出时钟边沿翻转时刻和高低电平持续时间，产生所需频率的输出时钟CLKOUT；CLKMP需满足频率相同相位相差360°/L的要求。本发明的可配置分数分频器，采用加法器、减法计数器和简单的控制逻辑实现，电路复杂度低，减小了电路所需面积和功耗。
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公开(公告)号：CN113472345B
公开(公告)日：2023-10-03
申请号：CN202110735947.7
申请日：2021-06-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制电路和高电平控制电路采用相同的电路结构；可配置分数分频器接收L个输入时钟CLKMP，通过配置信号控制输出时钟边沿翻转时刻和高低电平持续时间，产生所需频率的输出时钟CLKOUT；CLKMP需满足频率相同相位相差360°/L的要求。本发明的可配置分数分频器，采用加法器、减法计数器和简单的控制逻辑实现，电路复杂度低，减小了电路所需面积和功耗。
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公开(公告)号：CN113900980A
公开(公告)日：2022-01-07
申请号：CN202111012598.2
申请日：2021-08-31
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明提供一种面向高速数据传输的可编程通用接口电路，包括可编程延时单元、延时自校准单元、串并转换器、数据恢复单元、时钟生成器和时钟对齐电路，可实现时钟和数据的精确相移、数据串并转换、边沿检测、数据恢复等功能，采用4个时钟相位和2个数据采样组合的方式实现一个时钟周期内对数据的8次采样，从而选择最佳采样点。本发明可在温度和电压变化、抖动等情况下实时更新最佳采样点位置，有效减小数据抖动，提高采样质量，最高采样频率可达到1.25Gbps。
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公开(公告)号：CN112564673A
公开(公告)日：2021-03-26
申请号：CN202011476192.5
申请日：2020-12-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/017
摘要： 本发明涉及一种时钟占空比调整电路，属于FPGA内部时钟网络设计领域；包括缓冲器B100、2个粗调电路B110和细调电路B120；采用粗调电路与细调电路结合的方式使本发明有较大的调整范围，可以对更加恶劣的初始时钟信号进行调整；时钟占空比调整电路专为应用于FPGA器件设计，与其它的DCC电路相比，其具有更大的占空比调整范围，可以对非常恶劣的时钟(占空比小于20％或大于80％)进行调整。
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公开(公告)号：CN111147050A
公开(公告)日：2020-05-12
申请号：CN201911330758.0
申请日：2019-12-20
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/02 , H03K3/3565
摘要： 一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决-延时-差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。
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公开(公告)号：CN111010167B
公开(公告)日：2023-10-03
申请号：CN201911109126.1
申请日：2019-11-13
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明涉及一种用于高速接口电路的自适应电荷泵锁相环，包括锁相环路、辅助电路，所述辅助电路包括输入时钟缓冲器B101、时钟计数器B102、电压检测模块B106、低压差线性稳压器B107、偏置电路B108、与门G111、开关；本发明利用自适应电路结构提高锁相环路的稳定性、减小锁相环输出时钟信号的噪声，并且引入电压检测模块实时监测压控振荡器控制电压，如果压控振荡器工作在过高或过低的频率上，则使锁相环暂停工作，并将压控振荡器重置在合适的工作点上再重启锁相环，防止锁相环锁定在错误的频率点处。
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