-
公开(公告)号：CN111147050A
公开(公告)日：2020-05-12
申请号：CN201911330758.0
申请日：2019-12-20
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/02 , H03K3/3565
摘要： 一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决-延时-差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。
-
公开(公告)号：CN111147050B
公开(公告)日：2023-07-04
申请号：CN201911330758.0
申请日：2019-12-20
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/02 , H03K3/3565
摘要： 一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决‑延时‑差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。
-
公开(公告)号：CN112597009B
公开(公告)日：2024-04-02
申请号：CN202011480339.8
申请日：2020-12-15
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/36
摘要： 本发明涉及一种基于覆盖率排序的FPGA内嵌PCI Express IP核量产测试优化方法，具体步骤如下：步骤1：产生FPGA内嵌PCI Express IP核测试需要的测试向量集；步骤2：使用测试向量节点覆盖率统计算法对测试向量集中的每个测试向量进行节点覆盖率测算；步骤3：由步骤2得到测试向量集中节点覆盖率最高的单测试向量；步骤4：使用测试向量集排序算法基于步骤3得到的单测试向量，对原测试向量集进行排序优化，完成对测试向量集的优化。通过以上步骤，在不降低测试覆盖率的前提下，采用基于覆盖率排序的量产测试优化方法完成对测试向量集的排序优化，可以有效提高测试向量集的测试效率，缩短配置测试时间，降低配置测试成本。
-
公开(公告)号：CN113472345B
公开(公告)日：2023-10-03
申请号：CN202110735947.7
申请日：2021-06-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制电路和高电平控制电路采用相同的电路结构；可配置分数分频器接收L个输入时钟CLKMP，通过配置信号控制输出时钟边沿翻转时刻和高低电平持续时间，产生所需频率的输出时钟CLKOUT；CLKMP需满足频率相同相位相差360°/L的要求。本发明的可配置分数分频器，采用加法器、减法计数器和简单的控制逻辑实现，电路复杂度低，减小了电路所需面积和功耗。
-
公开(公告)号：CN116203886A
公开(公告)日：2023-06-02
申请号：CN202310250901.5
申请日：2023-03-15
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G05B19/042
摘要： 本发明提供一种应用于FPGA的高安全电路设计，包括鉴权电路、回读译码电路、寄存器控制电路三个模块。鉴权电路将对FPGA的加密码流进行身份验证，若鉴权失败，将通过逻辑运算控制WBSTAR寄存器读出的值为预设的值；或在鉴权失败后，破坏针对WBSTAR寄存器回读的地址译码过程以使其回读地址错误。本发明根据FPGA配置及回读过程进行高安全设计，以鉴权结果控制回读地址译码过程或WBSTAR寄存器的读权限，保护FPGA的加密码流和数据，有效的防止了恶意码流注入和后门问题。
-
公开(公告)号：CN112564673A
公开(公告)日：2021-03-26
申请号：CN202011476192.5
申请日：2020-12-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/017
摘要： 本发明涉及一种时钟占空比调整电路，属于FPGA内部时钟网络设计领域；包括缓冲器B100、2个粗调电路B110和细调电路B120；采用粗调电路与细调电路结合的方式使本发明有较大的调整范围，可以对更加恶劣的初始时钟信号进行调整；时钟占空比调整电路专为应用于FPGA器件设计，与其它的DCC电路相比，其具有更大的占空比调整范围，可以对非常恶劣的时钟(占空比小于20％或大于80％)进行调整。
-
公开(公告)号：CN108648780B
公开(公告)日：2020-10-16
申请号：CN201711373726.X
申请日：2017-12-19
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C29/56
摘要： 本发明一种存储器测试系统、方法及存储介质，该系统包括上位计算机、配置存储器、待测存储器、主控FPGA和验证FPGA。上位计算机通过对主控FPGA发送命令，实现对待测存储器的选择、配置、擦除操作；主控FPGA按照上位计算机命令要求，通过FPGA的内部选择逻辑，将待测存储器与串口、验证FPGA连接，并接收验证FPGA的配置完成管脚DONE信号的电平，对验证FPGA进行复位操作；配置存储器用于对主控FPGA进行配置。本发明可以满足用于FPGA配置的存储器电路在低温环境下长时间保温的测试要求，解决自动测试设备存在时间限制的问题。提高配置存储器在较长时间保持低温测试条件下的测试效率和准确性。
-
公开(公告)号：CN110931074A
公开(公告)日：2020-03-27
申请号：CN201911167032.X
申请日：2019-11-25
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种用于抗单粒子翻转存储器的可选位宽纠检错电路，包括纠检错编码模块和纠检错解码模块；纠检错编码模块能够对11～64位宽的输入数据进行校验码编码操作，生成用于对数据进行纠检错的8位校验码，和输入数据一起输出给纠检错解码模块；纠检错解码模块对数据信号进行解码校验，当数据信号中存在一位错误时输出一位错误提示以及错误位置，并对错误进行纠正，当数据信号中存在两位错误时输出两位错误提示。本发明能够使用较少电路面积，在不占用过多的数据位宽前提下实现对11～64位数据的校验和纠检错，配合耐多位单粒子翻转的存储器结构实现对存储器抗单粒子翻转指标的提升，并可根据用户需求选择启用纠错和检错功能或只启用其中之一，实现更好的灵活性。
-
公开(公告)号：CN108768394A
公开(公告)日：2018-11-06
申请号：CN201711458673.1
申请日：2017-12-28
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03M1/10
CPC分类号： H03M1/1085 , H03M1/1095
摘要： 一种数模混合微系统ADC单元动态参数测试系统，包括上位机和测试板；上位机负责测试结果显示及存储；测试板包括信号发生模块、信号调理模块、时钟产生模块、微系统ADC单元以及微系统FPGA单元；测试板负责产生微系统ADC单元输入信号和采样时钟，并完成ADC单元输出数据采集、存储及处理，最终得到微系统ADC单元主要动态性能参数。本发明充分利用微系统内部集成的FPGA单元高速数据处理能力，通过微系统FPGA单元对微系统ADC单元采样输出数据进行采集、存储及处理，减少额外数据传输的开销以及信号间的干扰，系统可以对数模混合微系统ADC单元动态参数进行可靠准确的测试。
-
公开(公告)号：CN105760243B
公开(公告)日：2018-11-06
申请号：CN201610070778.9
申请日：2016-02-02
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/07
摘要： 本发明涉及一种基于码流预处理的智能刷新控制方法，通过刷新控制系统实现，所述刷新控制系统包括码流存储器、刷新模块和FPGA，刷新模块将码流存储器中的码流读出，对所述码流的数据帧进行实时筛选，剔除其中的无效码流数据帧，将剩余的有效码流数据帧实时写入码流存储器的剩余空间，在需要刷新时，刷新模块读取码流存储器中的所述有效码流数据帧，对FPGA进行刷新，本发明通过将无效数据在对FPGA进行刷新前全部剔除，仅进行有效数据的刷新，显著压缩了刷新时传输的数据量，从而能够在不提升刷新主频时钟的前提下有效缩短实际刷新周期，提高实际刷新频率，从而提高待刷SRAM型FPGA器件的抗单粒子翻转能力。
-
-
-
-
-
-
-
-
-
搜索结果
140 条记录 (耗时 0.099 秒)
