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公开(公告)号：CN111147050A
公开(公告)日：2020-05-12
申请号：CN201911330758.0
申请日：2019-12-20
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/02 , H03K3/3565
摘要： 一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决-延时-差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。
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公开(公告)号：CN111147050B
公开(公告)日：2023-07-04
申请号：CN201911330758.0
申请日：2019-12-20
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/02 , H03K3/3565
摘要： 一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决‑延时‑差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。
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公开(公告)号：CN112564673A
公开(公告)日：2021-03-26
申请号：CN202011476192.5
申请日：2020-12-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/017
摘要： 本发明涉及一种时钟占空比调整电路，属于FPGA内部时钟网络设计领域；包括缓冲器B100、2个粗调电路B110和细调电路B120；采用粗调电路与细调电路结合的方式使本发明有较大的调整范围，可以对更加恶劣的初始时钟信号进行调整；时钟占空比调整电路专为应用于FPGA器件设计，与其它的DCC电路相比，其具有更大的占空比调整范围，可以对非常恶劣的时钟(占空比小于20％或大于80％)进行调整。
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公开(公告)号：CN107425844B
公开(公告)日：2020-09-11
申请号：CN201710581051.1
申请日：2017-07-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/1776 , H03K19/17736 , H03K23/64
摘要： 本发明提供一种适用于SRAM型FPGA的可配置时钟缓冲器，包括可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24。配置存储器M22接收FPGA输入的配置信息，当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24，多路器M24将时钟传输给FPGA。本发明可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数N无关。
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公开(公告)号：CN105808489A
公开(公告)日：2016-07-27
申请号：CN201610103943.6
申请日：2016-02-26
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
CPC分类号： G06F13/4072 , G06F13/4286 , G06F2213/0002
摘要： 本发明提供一种适用于SRAM型FPGA的LVDS接收器，该接收器由差分输入级、差分辅助级、差分增益级与输出缓冲级组成。差分输入级将输入差分电压信号转换为差分输入电流信号，差分输出级输出与差分输入级的输入信号同相和反相电压信号，差分辅助级接收反相输出信号，将其转换为差分辅助电流信号，差分输入电流与差分辅助电流合并输出到差分增益级，差分增益级将接收到的电流信号转换为电压信号并放大，然后通过输出缓冲级输出，差分辅助级、差分增益级与输出缓冲级组成反馈回路，当差分输入电压极性改变时，利用反馈作用加快接收器的状态切换，使接收器具有更高的工作速度。此外，由于使用了自偏置结构，本发明不需要额外的偏置电路，减少了电路成本。
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公开(公告)号：CN105808489B
公开(公告)日：2018-09-11
申请号：CN201610103943.6
申请日：2016-02-26
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明提供一种适用于SRAM型FPGA的LVDS接收器，该接收器由差分输入级、差分辅助级、差分增益级与输出缓冲级组成。差分输入级将输入差分电压信号转换为差分输入电流信号，差分输出级输出与差分输入级的输入信号同相和反相电压信号，差分辅助级接收反相输出信号，将其转换为差分辅助电流信号，差分输入电流与差分辅助电流合并输出到差分增益级，差分增益级将接收到的电流信号转换为电压信号并放大，然后通过输出缓冲级输出，差分辅助级、差分增益级与输出缓冲级组成反馈回路，当差分输入电压极性改变时，利用反馈作用加快接收器的状态切换，使接收器具有更高的工作速度。此外，由于使用了自偏置结构，本发明不需要额外的偏置电路，减少了电路成本。
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公开(公告)号：CN109088619B
公开(公告)日：2022-06-28
申请号：CN201810815991.7
申请日：2018-07-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K5/00
摘要： 一种使能信号产生方法及电路，电路主要包括初始化电路、使能信号输出电路、检测码产生电路。本发明通过接收延时链延时单元控制信号，对延时单元控制信号的数值进行检测，产生延时单元使能信号，对含使能控制端的可调延时链进行分组控制。本发明采用使能信号分组控制方案和使能信号预开启控制方案对延时单元进行使能控制，减少了使能信号产生电路中的硬件资源，提高了使能信号响应速度，使设计人员可以根据延时链级数和设计需求自由选择延时单元使能信号的控制方案。
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公开(公告)号：CN107453750A
公开(公告)日：2017-12-08
申请号：CN201710580636.1
申请日：2017-07-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177 , H03K19/173
摘要： 一种适用于SRAM型FPGA的多功能时钟缓冲器。该缓冲器包括第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103，用于驱动FPGA内全局时钟网络，根据FPGA配置可以实现不同工作模式。第一个工作模式为普通时钟缓冲器；第二个工作模式为带使能的时钟缓冲器，当时钟缓冲器未使能时输出时钟固定为高电平；第三个工作模式为时钟多路器，可以完成两个时钟的无毛刺切换；第四个工作模式为带使能的时钟多路器，可以完成两个时钟的无毛刺切换，当时钟多路器未使能时输出时钟固定为高电平。该缓冲器电路额外提供一个输入时钟怱略控制端口，可以在时钟已经消失的清况下完成时钟的切换操作。
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公开(公告)号：CN107425844A
公开(公告)日：2017-12-01
申请号：CN201710581051.1
申请日：2017-07-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177 , H03K23/64
摘要： 本发明提供一种适用于SRAM型FPGA的可配置时钟缓冲器，包括可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24。配置存储器M22接收FPGA输入的配置信息，当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24，多路器M24将时钟传输给FPGA。本发明可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数N无关。
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公开(公告)号：CN105577164A
公开(公告)日：2016-05-11
申请号：CN201610036936.9
申请日：2016-01-20
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/0175
CPC分类号： H03K19/017509
摘要： 本发明一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，用于生成符合LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT等差分标准的差分信号，且具备抗单粒子瞬态能力，可嵌入宇航用FPGA的IO接口电路中，在空间辐射环境中应用。通过在偏置电压通路上设置滤波电路，并在输出数据通路上设置用户可编程控制的滤波电路，可有效避免单粒子效应引起的瞬间电压波动在两条通路上传播，消除对最终输出差分信号的影响，避免后级接收电路识别错误和数据传输出错。
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