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公开(公告)号：CN114759916A
公开(公告)日：2022-07-15
申请号：CN202210316283.5
申请日：2022-03-28
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 高速SRAM在高频工作模式下时钟输入频率异常(输入信号频率低于基础频率或直接变为固定信号)后重启PLL需要较长时间，本发明提供了一种SRAM用快速热启动PLL结构，包括：鉴相器、电荷泵、热启动控制电路、压控振荡器、分频器。热启动控制电路是一个产生基础频率的控制电压产生模块。SRAM输入频率异常(输入信号频率低于基础频率或直接变为固定信号)时，热启动控制电路会产生一个基础频率的控制电压给压控振荡器，保持PLL在一个设定的基础频率上进行自激振荡，当外部输入频率正常后，PLL将在这个频率基础上开始调频调相，快速进入再次锁定状态，该结构可以让SRAM更快速的进入正常工作状态。
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公开(公告)号：CN116249341A
公开(公告)日：2023-06-09
申请号：CN202310175378.4
申请日：2023-02-27
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H10B10/00 , G11C11/413 , G11C7/24 , H01L27/02 , H01L29/06
摘要： 一种低开销抗辐射存储单元版图结构，由两块半边基本单元版图模块拼接组成；每个半边基本单元版图模块中：第一P阱位于第一传输管和下拉管版图结构的一侧；第一传输管和下拉管版图结构的另一侧与第一上拉管版图结构紧贴；N阱位于第一上拉管版图结构和第二上拉管版图结构中间；第二P阱位于第二传输管和下拉管版图结构的一侧；第二传输管和下拉管版图结构的另一侧与第二上拉管版图结构紧贴；两个第一上拉管版图结构连接，两个第一传输管和下拉管版图结构连接；两个第二上拉管版图结构连接；两个第二传输管和下拉管版图结构连接；两块半边基本单元版图模块位置紧贴。本发明减少了版图面积消耗，增强抗辐射性能的效果。
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公开(公告)号：CN114740934A
公开(公告)日：2022-07-12
申请号：CN202210472058.0
申请日：2022-04-29
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G05F1/56
摘要： 本发明公开了一种大驱动均衡式LDO电路，包括：初始电压快速建立模块、电压调节反馈回路以及功率组合模块；其中，功率组合模块由功率NMOS管、开关PMOS管和驱动NMOS管串联组成，开关PMOS管的源端连接功率NMOS管的源端，开关PMOS管的源端和漏端分别提供大驱动均衡式LDO的输出电压；初始电压快速建立模块，用于驱动功率NMOS管，通过连接电压调节反馈回路输出稳定电压；电压调节反馈回路，用于比较大驱动均衡式LDO的输出电压与基准电压，调节功率NMOS管的栅端电压。本发明LDO电路可以为不同电路模块提供均衡式稳定电压，实现驱动大电流，负载均衡，同时减少芯片子模块之间电源相互影响。
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公开(公告)号：CN114740934B
公开(公告)日：2024-04-05
申请号：CN202210472058.0
申请日：2022-04-29
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G05F1/56
摘要： 本发明公开了一种大驱动均衡式LDO电路，包括：初始电压快速建立模块、电压调节反馈回路以及功率组合模块；其中，功率组合模块由功率NMOS管、开关PMOS管和驱动NMOS管串联组成，开关PMOS管的源端连接功率NMOS管的源端，开关PMOS管的源端和漏端分别提供大驱动均衡式LDO的输出电压；初始电压快速建立模块，用于驱动功率NMOS管，通过连接电压调节反馈回路输出稳定电压；电压调节反馈回路，用于比较大驱动均衡式LDO的输出电压与基准电压，调节功率NMOS管的栅端电压。本发明LDO电路可以为不同电路模块提供均衡式稳定电压，实现驱动大电流，负载均衡，同时减少芯片子模块之间电源相互影响。
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公开(公告)号：CN112599166A
公开(公告)日：2021-04-02
申请号：CN202011519716.4
申请日：2020-12-21
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/417 , G11C11/418 , G11C7/22
摘要： 本发明公开了一种用于高速SRAM的高可靠可编程复制位线时钟控制系统，包括：时钟控制电路，用于根据外部读字线控制信号RWL产生字线选通信号SWL，根据复制位线电位RBL产生灵敏放大器使能信号SAE；可编程复制位线，用于根据字线选通信号SWL对可编程复制位线中的预充管和放电单元进行协同控制，并输出实时的复制位线电位RBL；存储单元阵列，用于根据灵敏放大器使能信号SAE，进行读操作。本发明克服了常规复制位线控制电路的问题，消除了在特殊读字线输入条件下引发的不必要功耗损失和读控制时序异常，大幅提高了可编程复制位线结构的操作可靠性，降低了各工作条件下的功耗开销。
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公开(公告)号：CN112599166B
公开(公告)日：2023-08-29
申请号：CN202011519716.4
申请日：2020-12-21
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/417 , G11C11/418 , G11C7/22
摘要： 本发明公开了一种用于高速SRAM的高可靠可编程复制位线时钟控制系统，包括：时钟控制电路，用于根据外部读字线控制信号RWL产生字线选通信号SWL，根据复制位线电位RBL产生灵敏放大器使能信号SAE；可编程复制位线，用于根据字线选通信号SWL对可编程复制位线中的预充管和放电单元进行协同控制，并输出实时的复制位线电位RBL；存储单元阵列，用于根据灵敏放大器使能信号SAE，进行读操作。本发明克服了常规复制位线控制电路的问题，消除了在特殊读字线输入条件下引发的不必要功耗损失和读控制时序异常，大幅提高了可编程复制位线结构的操作可靠性，降低了各工作条件下的功耗开销。
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公开(公告)号：CN118230787A
公开(公告)日：2024-06-21
申请号：CN202311435134.1
申请日：2023-10-31
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： G11C11/417 , G11C11/418 , G11C11/419 , G11C11/412
摘要： 本发明涉及一种抗单粒子翻转的SRAM存储单元电路及存储器，电路包括3个PMOS管和6个NMOS管。PMOS管MP4和NMOS管MN4构成了反相器电路；PMOS管MP1，PMOS管MP2，NMOS管MN1，NMOS管MN2，NMOS管MN3构成了一个抗单粒子翻转的逻辑增强电路；NMOS管MN5和NMOS管MN6构成了数据传输端口。反相器输入端与Qb储存节点相连，输出端与Q储存节点相连，完成数据的锁存第一存储节点Q和第二存储节点Qb的互锁，提升了对抗单粒子翻转的性能，且MOS管数量相对较少，电路结构相对简单。当数据进行写操作时，CL信号开始进行输入，逻辑增强电路的第一、第二支路同时工作，使得存储单元的互锁能力减弱，更容易写入数据。
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