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公开(公告)号：CN119558071A
公开(公告)日：2025-03-04
申请号：CN202411704565.8
申请日：2024-11-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种存储器器件性能调控方法、装置和电子设备，属于存储器技术领域。方法包括：利用SRIM软件对所有初始离子注入条件进行离子注入仿真，得到每个初始离子注入条件对应的离子掺杂分布参数集；从所有初始离子注入条件的离子掺杂分布参数集中筛选出满足设定条件的最优离子掺杂分布参数集；基于TCAD软件对选用最优离子掺杂分布参数集对应的初始离子注入条件的存储器进行整体制备工艺流程仿真。本发明结合SRIM软件和TCAD软件，针对工艺流程中对器件漏极的CNLDD注入工艺，在多个初始离子注入条件中选取最优离子掺杂分布参数集对应的初始离子注入条件作为最佳注入条件，实现精准调控离子注入模式以实现存储器件高性能。
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公开(公告)号：CN119545838A
公开(公告)日：2025-02-28
申请号：CN202411704438.8
申请日：2024-11-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体技术领域，具体涉及公开了一种环栅场效应晶体管及其制备方法、芯片和电子设备，该制备方法包括：在衬底上垂直生长出垂直纳米线；在所述垂直纳米线生长至预定高度后，改变纳米线生长方向，横向生长出源极、沟道和漏极；沉积一层包围所述垂直纳米线、源极、沟道和漏极的栅极介质材料，并刻蚀得到栅极介质层，所述栅极介质层包围所述沟道。该技术方案可以降低制造难度和生产成本，主要用于制备环栅场效应晶体管。
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公开(公告)号：CN119297099A
公开(公告)日：2025-01-10
申请号：CN202411315952.2
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/66 , H01L23/544 , G01B7/02
Abstract: 本发明提供一种MOS管有效沟道长度测试方法及装置，属于半导体制造技术领域。该方法应用于MOS管测试结构，所述MOS管测试结构包括：多个MOS单元，每一个MOS单元包括衬底、源极、漏极和栅极，所述源极和所述漏极分别设置于所述衬底上，所述栅极位于所述源极和所述漏极之间，所述衬底与所述栅极之间设置有隔离氧化层；其中，各个MOS单元共用一个衬底，各个MOS单元的栅极长度不同，相邻两个MOS单元共用源极或漏极。在测试时只需一组测试结构单元即可测试有效沟道长度，大大提高了测试效率，减小了测试结构所占据空间。
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公开(公告)号：CN119180924A
公开(公告)日：2024-12-24
申请号：CN202411115503.3
申请日：2024-08-14
Applicant: 北京智芯微电子科技有限公司 , 国网江苏省电力有限公司营销服务中心 , 国网江苏省电力有限公司 , 国家电网有限公司
IPC: G06T17/20
Abstract: 本发明提供一种模型转化方法、装置和电子设备，属于计算机技术领域。方法包括：获取2D器件几何模型；基于网格种类转化工具将2D器件几何模型的三角形网格转化为四边形网格，确定对四边形网格的网格密度检测结果；在网格密度检测结果表征网格密度满足要求的情况下，基于网格种类转化工具将四边形网格转化成六面体网格，删除六面体网格中游离的几何数据；响应于拉伸参数配置指令，获取拉伸参数，通过拉伸工具基于拉伸参数将六面体网格拉伸成3D器件几何模型。本发明通过将2D器件几何模型的三角形网格转化成四边形网格，将四边形网格转化成六面体网格，再将六面体网格拉伸为3D器件几何模型，实现建模时间以及降低开发成本。
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公开(公告)号：CN119153523A
公开(公告)日：2024-12-17
申请号：CN202411333631.5
申请日：2024-09-24
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体领域。晶体管包括：衬底、体区、漂移区、源极、漏极、衬底凹槽，衬底凹槽为底部圆滑的碗状构型；场板氧化层，形成于衬底凹槽内，且场板氧化层的厚度小于衬底凹槽的深度；栅氧化层，形成于源极与场板氧化层之间未形成衬底凹槽的衬底上表面，以及衬底凹槽靠近源极且未被场板氧化层覆盖的槽壁表面；多晶硅层，形成于栅氧化层上表面，并覆盖部分场板氧化层，栅氧化层与形成于栅氧化层上表面的多晶硅层共同作为栅极，场板氧化层与覆盖在部分场板氧化层上的多晶硅层共同作为场板。本发明能够提高栅极对沟道的控制能力，降低导通电阻，提高击穿电压，缩小器件尺寸。
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Patent Agency Ranking
公开(公告)号：CN119153324A
公开(公告)日：2024-12-17
申请号：CN202411333629.8
申请日：2024-09-24
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/3065 , H01L21/306 , H01L21/308 , H01L21/266 , H01L21/265
Abstract: 本发明提供一种深沟槽制作方法、半导体结构、芯片及电路，涉及半导体技术领域。制作方法包括：在衬底上表面形成具有刻蚀窗口的硬掩膜层；利用刻蚀窗口对衬底进行至少一次衬底刻蚀，形成目标深沟槽；衬底刻蚀的步骤包括：通过刻蚀窗口对衬底进行多次离子注入，形成改性区；改性区设计尺寸与子目标沟槽设计尺寸相同；离子注入角度逐渐增大；刻蚀改性区，形成子目标沟槽；若子目标沟槽的深度小于目标深沟槽的深度，进行下一次衬底刻蚀；衬底刻蚀强度逐渐增大；若子目标沟槽的深度等于目标深沟槽的深度，将该子目标沟槽作为目标深沟槽。通过本发明，能够减少深沟槽的槽壁倾斜，提高深沟槽的刻蚀均匀性，改善深沟槽的形貌，提升器件性能和可靠性。
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公开(公告)号：CN118692986A
公开(公告)日：2024-09-24
申请号：CN202411180660.2
申请日：2024-08-27
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/768 , H01L23/538 , C23C16/52
Abstract: 本发明涉及半导体技术领域，提供一种隔离芯片层间介质层的制造方法及隔离芯片。所述方法包括：采用脉冲式的等离子增强化学气相淀积方法，在金属层上生长低K介质材料形成第一层薄介质层；采用连续式的等离子增强化学气相淀积方法，采用高频与低频交替的射频频率，在第一层薄介质层表面生长低K介质材料形成第二层厚介质层；采用脉冲式的等离子增强化学气相淀积方法，在第二层厚介质层表面生长低K介质材料形成第三层薄介质层；第一层薄介质层、第二层厚介质层及第三层薄介质层构成隔离芯片层间介质层。本发明采用脉冲式沉积和连续性沉积的方式交替生长低K介质膜，克服了现有技术中隔离芯片层间介质层粘附性较差、应力过大的缺陷。
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公开(公告)号：CN118315291B
公开(公告)日：2024-08-23
申请号：CN202410706029.5
申请日：2024-06-03
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种电容隔离器及其制备方法，属于半导体制造技术领域。该电容隔离器制备方法包括：分别制备隔离电容芯片、发射机芯片和接收机芯片，发射机芯片和/或接收机芯片设置有硅通孔；将发射机芯片和接收机芯片分别与隔离电容芯片进行键合，得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度，提高了电容器耐压，可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力，降低了衬底弯曲或碎裂和器件失效的风险，从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路，提高芯片面积率用率，提供了更优的电路连接，降低应力引发器件失效的风险，提高器件可靠性。
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公开(公告)号：CN118016652B
公开(公告)日：2024-08-23
申请号：CN202410413710.0
申请日：2024-04-08
Applicant: 北京智芯微电子科技有限公司 , 国网辽宁省电力有限公司电力科学研究院 , 国家电网有限公司
Abstract: 本发明涉及半导体领域，提供一种MIM电容的制造方法及MIM电容。所述方法包括：在第一温度环境下在硅基底上沉积下极板，在第二温度环境下进行真空退火处理；在下极板的表面形成电介质层；在电介质层的表面沉积上极板，在第三温度的氮气氛围中进行退火处理；在上极板的表面沉积第一抗反射层，并进行刻蚀，定义出上极板的图形；在刻蚀后的第一抗反射层、上极板及电介质层的表面沉积一层高介电常数的耐压材料形成耐压层，以填充刻蚀过程中因负载效应导致电介质层产生的凹陷；在耐压层的表面沉积第二抗反射层，并进行刻蚀，定义出下极板的图形。本发明提高了MIM电容的TDDB寿命。
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公开(公告)号：CN118136680B
公开(公告)日：2024-07-19
申请号：CN202410553699.8
申请日：2024-05-07
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种双载流子LDMOS器件及制造方法。包括：衬底、埋氧化层、N型漂移区、正栅极、P型源区、P型漏区、P型体区、N型源区、N型漏区及背栅极，埋氧化层形成于衬底的上表面，P型源区的底部与N型漂移区及埋氧化层相接，P型漏区的底部与N型漂移区及埋氧化层相接，N型源区与P型体区相接，N型漏区与N型漂移区相接。P型源区、P型漏区、N型漂移区及背栅极组成PLDMOS结构，使N型漂移区的底部形成P型沟道；N型源区、N型漏区、N型漂移区、P型体区及正栅极组成NLDMOS结构，使P型体区的表面形成N型沟道。本发明同时利用P型沟道中空穴和N型沟道中电子的流动，降低器件的比导通电阻。
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