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公开(公告)号:CN115768106A
公开(公告)日:2023-03-07
申请号:CN202211650130.0
申请日:2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00
Abstract: 本发明的实施例提供了一种制造静态随机存取存储结构的方法,包括:接收工件包括:第一鳍,设置在n型阱上方且沿着第一方向延伸,第二鳍和第三鳍,设置在p型阱上方且沿第一方向延伸,隔离部件,设置在第一鳍和第二鳍之间,第一、第二、第三和第四栅极结构,跨越第一鳍、第二鳍、第三鳍和隔离部件并且沿第二方向延伸;层间介电层设置在第一、第二、第三和第四栅极结构中的相邻栅极结构之间;在第一、第二、第三和第四栅极结构上方形成图案化掩模;使用图案化掩模作为蚀刻掩模执行第一蚀刻工艺以形成终止于隔离部件的顶表面的沟槽;执行第二蚀刻工艺以使沟槽完全延伸穿过隔离部件以形成延伸的沟槽;以及在延伸的沟槽中沉积带负电的介电材料。
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公开(公告)号:CN113130397B
公开(公告)日:2025-03-21
申请号:CN202110103244.2
申请日:2021-01-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请说明半导体结构的形成方法,其包括:形成栅极结构于基板上;形成层间介电结构以围绕栅极结构;以及形成第一开口于栅极结构与层间介电结构中。第一开口具有栅极结构中的第一部分,以及层间介电结构中的第二部分,其中第一部分的宽度大于第二部分的宽度。方法还包括沉积介电层于第一开口中,以及形成第二开口于第一开口上。沉积介电层后,第一开口的第一部分维持开放,而介电层填入第一开口的第二部分。栅极结构中的第二开口的深度大于栅极结构中的第一开口的深度。
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公开(公告)号:CN110660803A
公开(公告)日:2020-01-07
申请号:CN201910573430.5
申请日:2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11 , H01L21/8244
Abstract: 提供了SRAM结构。SRAM结构包括:衬底;P型阱区,位于衬底上方;N型阱区,位于衬底上方;PMOS晶体管,位于N型阱区中;NMOS晶体管,位于P型阱区中;隔离区,位于P型阱区和N型阱区之间的边界上方;以及介电结构,形成在隔离区中并且从隔离区延伸到P型阱区和N型阱区之间的边界。介电结构的深度大于隔离区的深度。PMOS晶体管通过隔离区与NMOS晶体管分隔开。本发明的实施例还涉及SRAM结构的形成方法。
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公开(公告)号:CN113130397A
公开(公告)日:2021-07-16
申请号:CN202110103244.2
申请日:2021-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本申请说明半导体结构的形成方法,其包括:形成栅极结构于基板上;形成层间介电结构以围绕栅极结构;以及形成第一开口于栅极结构与层间介电结构中。第一开口具有栅极结构中的第一部分,以及层间介电结构中的第二部分,其中第一部分的宽度大于第二部分的宽度。方法还包括沉积介电层于第一开口中,以及形成第二开口于第一开口上。沉积介电层后,第一开口的第一部分维持开放,而介电层填入第一开口的第二部分。栅极结构中的第二开口的深度大于栅极结构中的第一开口的深度。
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公开(公告)号:CN106711045A
公开(公告)日:2017-05-24
申请号:CN201610993412.9
申请日:2016-11-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/423
CPC classification number: H01L29/66545 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L21/823814 , H01L21/823821 , H01L21/823842 , H01L21/823864 , H01L21/823878 , H01L27/0886 , H01L27/0924 , H01L29/66795 , H01L29/42372
Abstract: 一种切割金属栅极的方法,此方法包括在基板上形成第一鳍与第二鳍。此第一鳍具有第一栅极区域且此第二鳍具有第二栅极区域。此方法亦包括在此第一及第二栅极区域上形成金属栅极接线。此金属栅极接线从第一鳍延伸至第二鳍。此方法亦包括施加线切割以将金属栅极接线分为第一子金属栅极接线及第二子金属栅极接线,并且在线切割中形成隔离区域。
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