公开(公告)号：CN100550353C

公开(公告)日：2009-10-14

申请号：CN200710103912.1

申请日：2007-05-15

Applicant: 富士通微电子株式会社

Inventor： 小川裕之 ,  儿屿秀之 ,  江间泰示

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/105 ,  H01L27/11526 ,  H01L27/11531 ,  H01L27/11548

Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括：第一区，其中形成包括叠层结构栅极的晶体管；第二区，其中形成包括单层结构栅极的晶体管；以及第三区，位于第一区与第二区之间的边界部分中。该方法包括：沉积第一导电膜，图案化第一区和第三区中的第一导电膜以使得其外部边缘位于第三区中，沉积第二导电膜，图案化第二导电膜以在第一区中形成控制栅同时保留第二导电膜，以使得第二导电膜覆盖第二区并使得其内部边缘位于第一导电膜的外部边缘的内侧，以及图案化第二区中的第二导电膜以形成栅极。

公开(公告)号：CN100502008C

公开(公告)日：2009-06-17

申请号：CN200410097323.3

申请日：2004-11-26

Applicant: 富士通微电子株式会社

Inventor： 姊崎彻 ,  堤智彦 ,  荒谷达次 ,  儿屿秀之 ,  江间泰示

IPC: H01L27/10 ,  H01L27/11

CPC classification number: H01L27/1104 ,  G11C5/063 ,  G11C11/412 ,  H01L27/11 ,  Y10S257/903

Abstract: 一种半导体存储器件包括：第一CMOS倒相器、第二CMOS倒相器、第一传输晶体管和第二传输晶体管，其中第一和第二传输晶体管分别形成于由器件隔离区域在半导体器件上限定的第一和第二器件区域中，从而彼此平行延伸，第一传输晶体管在第一器件区域上的第一位接触区域处与第一位线相接触，第二传输晶体管在第二器件区域上的第二位接触区域处与第二位线相接触，其中第一位接触区域形成于第一器件区域中，使得第一位接触区域的中心朝向第二器件区域偏移，并且其中第二位接触区域形成于第二器件区域中，使得第二位接触区域的中心朝向第一器件区域偏移。

公开(公告)号：CN100547787C

公开(公告)日：2009-10-07

申请号：CN200610162404.6

申请日：2006-11-22

Applicant: 富士通微电子株式会社

Inventor： 江间泰示 ,  浅野正义 ,  姊崎彻 ,  有吉润一

IPC: H01L27/04 ,  H01L27/092 ,  H01L21/822 ,  H01L21/8238

CPC classification number: H01L21/823892 ,  H01L27/0921 ,  H01L27/11803

Abstract: 本发明提供了一种半导体器件，包括：p型硅衬底；形成在该硅衬底中的浅n阱；形成在该硅衬底中的浅n阱旁边的浅p阱；以及形成在该硅衬底中的浅p阱旁边的深n阱，并且该深n阱比该浅p阱深。此外，在该硅衬底中的浅p阱和深n阱之间形成有深p阱，该深p阱比该浅p阱深。

公开(公告)号：CN100514650C

公开(公告)日：2009-07-15

申请号：CN03825383.6

申请日：2003-04-10

Applicant: 富士通微电子株式会社

Inventor： 江间泰示 ,  儿嶋秀之 ,  姉崎彻

IPC: H01L27/088 ,  H01L21/8238

CPC classification number: H01L21/823412 ,  H01L21/823456 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/823892

Abstract: 一种半导体装置及其制造方法，能够以较少的工序制造出具有所期望的特性的多种类型的晶体管。该半导体装置具有：到达第1深度的元件分离区域；第1导电型的第1和第2阱；第1晶体管，形成于第1阱，具有第1厚度的栅极绝缘膜、和第2导电型的源极/漏极区域和栅电极；以及第2晶体管，形成于第2阱内，具有比第1厚度薄的第2厚度的栅极绝缘膜、和第2导电型的源极/漏极区域和栅电极，第1阱具有仅在与第1深度相同或更深的深度具有最大值的第1杂质浓度分布，第2阱具有第2杂质浓度分布，该分布在与第1阱相同的第1杂质浓度分布上重合了在比第1深度浅的第2深度具有最大值的杂质浓度分布，使得整体上在第2深度显示最大值。

公开(公告)号：CN101479843A

公开(公告)日：2009-07-08

申请号：CN200680055189.8

申请日：2006-06-30

Applicant: 富士通微电子株式会社

Inventor： 江间泰示 ,  水谷和宏

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/788 ,  H01L21/762 ,  H01L21/76232 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11536 ,  H01L27/11546 ,  H01L27/11548 ,  H01L27/11575 ,  H01L29/42336 ,  H01L29/7881

Abstract: 提供能够防止发生导电性材料的残渣引发的问题的半导体装置和半导体装置的制造方法。半导体装置，具有：半导体基板，具有第1区域和第2区域；STI元件分离区域，由在半导体基板上形成的元件分离槽和埋入元件分离槽的绝缘膜形成，划定第1区域和第2区域的多个有源区域；第1结构物，从第1区域的有源区域上形成到周围的STI元件分离区域，具有第1高度；第2结构物，从第2区域的有源区域上形成到周围的STI元件分离区域，具有低于第1高度的第2高度，第1区域的STI元件分离区域的表面低于第2区域的STI元件分离区域的表面。

公开(公告)号：CN100565841C

公开(公告)日：2009-12-02

申请号：CN200580049871.1

申请日：2005-05-23

Applicant: 富士通微电子株式会社

Inventor： 堤智彦 ,  江间泰示 ,  儿屿秀之 ,  姊崎彻

IPC: H01L21/8234 ,  H01L21/822 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088

CPC classification number: H01L27/0629 ,  H01L21/823814 ,  H01L21/823857 ,  H01L27/0266 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11546

Abstract: 本发明包括：第一MIS晶体管，其具有栅极绝缘膜92、形成于栅极绝缘膜92上的栅电极108、源极/漏极区域154；第二MIS晶体管，其具有比栅极绝缘膜92厚的栅极绝缘膜96、形成于栅极绝缘膜96上的栅电极108、源极/漏极区域154、连接源极/漏极区域154而形成的镇流电阻120；硅化金属阻止区绝缘膜146，其隔着比栅极绝缘膜96薄的绝缘膜92形成于镇流电阻120上；硅化物膜156，其形成于源极/漏极区域上。